國外數(shù)字系統(tǒng)設(shè)計(jì)經(jīng)典教材系列：Verilog嵌入式數(shù)字系統(tǒng)設(shè)計(jì)教程
定 價(jià)：59 元
- 作者：[澳] 阿申登 著，夏宇聞 等 譯
- 出版時(shí)間：2009/7/1
- ISBN：9787811245226
- 出 版 社：北京航空航天大學(xué)出版社
- 中圖法分類：TP312VH
- 頁碼：494
- 紙張：膠版紙
- 版次：1
- 開本：16開
《Verilog嵌入式數(shù)字系統(tǒng)設(shè)計(jì)教程》通過系統(tǒng)設(shè)計(jì)的背景來講解數(shù)字設(shè)計(jì)，全面覆蓋了與嵌入式系統(tǒng)設(shè)計(jì)相關(guān)的各個(gè)方面，其中各章節(jié)不僅講述了邏輯設(shè)計(jì)本身，還闡述了處理器、存儲(chǔ)器、輸入/輸出接口和實(shí)現(xiàn)技術(shù)。 《Verilog嵌入式數(shù)字系統(tǒng)設(shè)計(jì)教程》特別強(qiáng)調(diào)在數(shù)字系統(tǒng)設(shè)計(jì)時(shí)，除了考慮邏輯設(shè)計(jì)外，還必須考慮用現(xiàn)實(shí)世界的工程方法來實(shí)現(xiàn)嵌入式系統(tǒng)的設(shè)計(jì)存在的許多約束條件和制約因素，諸如電路面積、電路的互連、接口的需求、功耗和速度性能等，重點(diǎn)講解基于硬件描述語言（HDL）的設(shè)計(jì)和驗(yàn)證。全書列舉了大量的Verilog例子，通過把數(shù)字邏輯作為嵌入式系統(tǒng)設(shè)計(jì)的一部分進(jìn)行講解，有效地加深讀者對(duì)硬件的理解�！禫erilog嵌入式數(shù)字系統(tǒng)設(shè)計(jì)教程》可為計(jì)算機(jī)工程、計(jì)算機(jī)科學(xué)和電子工程學(xué)科的學(xué)生學(xué)習(xí)數(shù)字設(shè)計(jì)打下堅(jiān)實(shí)的基礎(chǔ)。
《Verilog嵌入式數(shù)字統(tǒng)設(shè)計(jì)教程》是通過系統(tǒng)設(shè)計(jì)的背景來講解數(shù)字設(shè)計(jì)的，作者采用了這種最先進(jìn)的現(xiàn)代純的教學(xué)途徑。《Verilog嵌入式數(shù)字系統(tǒng)設(shè)計(jì)教程》盡量縮減與目前實(shí)際設(shè)計(jì)方法沒有關(guān)系的已過時(shí)篇幅，而把講述的重點(diǎn)放在現(xiàn)代化的和不斷發(fā)展著的設(shè)計(jì)技術(shù)上基于硬件描述語言（HDL）的設(shè)計(jì)和驗(yàn)證是《Verilog嵌入式數(shù)字系統(tǒng)設(shè)計(jì)教程》的講解重點(diǎn)，書中使用了大量的Verilog例子，通過把數(shù)字邏輯作為嵌入式系統(tǒng)設(shè)計(jì)的一部分進(jìn)行講解，有效地加深了讀者對(duì)硬件的理解嵌入式數(shù)字系統(tǒng)是由硬件和軟件兩部分組成的，因此數(shù)字系統(tǒng)的設(shè)計(jì)和分析必須要有硬件的基礎(chǔ)知識(shí)《Verilog嵌入式數(shù)字系統(tǒng)設(shè)計(jì)教程》可為計(jì)算機(jī)工程、計(jì)算機(jī)科掌和電子工程學(xué)科的學(xué)生學(xué)習(xí)數(shù)字設(shè)計(jì)打下堅(jiān)實(shí)的基地。Verilog嵌入式數(shù)字系統(tǒng)設(shè)計(jì)教程Digital Design：An Embedded Systems Approach Using Verilog 從系統(tǒng)設(shè)計(jì)的內(nèi)容和視角，對(duì)數(shù)字設(shè)計(jì)進(jìn)行講解 大量列舉Verilog例子，以展示硬件描述語言（HDL）在抽象行為級(jí)和寄存器傳輸級(jí)的使用，以及如何用于低層次的驗(yàn)證和驗(yàn)證環(huán)境的梅建�！ ∪珪冀K包含許多可以實(shí)際運(yùn)行的例子，幫助讀者加深對(duì)書中內(nèi)容的理解，并提升本書的保存價(jià)值�！ ∠鄳�(yīng)的網(wǎng)頁可連接到：Synplicity、Mentor Graphics和Xilinx的FPGA設(shè)計(jì)工具，本書中所有例子的Verilog源代碼，講課用幻燈片，實(shí)驗(yàn)室硬項(xiàng)目，練習(xí)題的解答。
本書的翻譯是由兩位年輕人和我共同完成的，其中一位已經(jīng)在生命科學(xué)和電子科學(xué)的交叉領(lǐng)域探索了10年。由于她的幫助，我只需要翻譯第6～10章，以及幾個(gè)附錄。我們互相交換審核，顯著提高了翻譯的質(zhì)量，并加快了翻譯的進(jìn)度。
翻譯本書的出發(fā)點(diǎn)是，幫助所有對(duì)數(shù)字系統(tǒng)設(shè)計(jì)感興趣的年輕人學(xué)習(xí)和掌握嵌人式數(shù)字系統(tǒng)的新技術(shù)和新方法。因此在翻譯的過程中，我們盡量從讀者理解課程內(nèi)容的角度出發(fā)，思考如何才能更清楚、更準(zhǔn)確地用中文介紹書中的內(nèi)容。由于本書是針對(duì)計(jì)算機(jī)軟件專業(yè)大學(xué)本科二年級(jí)學(xué)生的課程，所以作者的講述是從基礎(chǔ)電路知識(shí)開始，逐步深入，最后試圖達(dá)到對(duì)嵌入式系統(tǒng)有比較深刻和全面理解的高度。
在翻譯的過程中，我們逐漸對(duì)作者在這一領(lǐng)域深厚的學(xué)術(shù)和工程設(shè)計(jì)功底有了比較深刻的體會(huì)。作者通過問答的方式幫助學(xué)生理解基礎(chǔ)知識(shí)的教學(xué)方法，確實(shí)是每位教師應(yīng)該學(xué)習(xí)的。這就是那么多著名大學(xué)的教授和Tensilica設(shè)計(jì)公司的首席科學(xué)家對(duì)本書做出如此之高評(píng)價(jià)的原因。
本書翻譯工作的具體安排如下：
前言、序言、第1～5章的翻譯由夏嘉寧完成，目錄、第6～10章以及附錄A、B、C、D和索引的翻譯由夏宇聞完成；其中第9章的翻譯初稿由北京航空航天大學(xué)高等工程學(xué)院的本科生王文杰同學(xué)完成。王文杰同學(xué)是我在北京航空航天大學(xué)的關(guān)門弟子，他在完成畢業(yè)設(shè)計(jì)后，以總分第一名的成績被清華大學(xué)微電子所錄取為IC設(shè)計(jì)專業(yè)的碩士研究生。
全書的最終審校和定稿由夏宇聞負(fù)責(zé)。本書的終稿完成后，經(jīng)過上海瀾起IC設(shè)計(jì)公司技術(shù)總監(jiān)山崗先生的認(rèn)真審閱。北京神州龍芯IC設(shè)計(jì)公司的樊榮、陳巖、甘偉、劉家正、周鵬飛等工程師，和正在實(shí)習(xí)的研究生李鵬、宋成偉、邢志成、徐樹、彭寅、田宇等同學(xué)認(rèn)真閱讀了全書的翻譯稿，并提出了寶貴的修改意見，他們的反饋顯著提高了翻譯的質(zhì)量，在此表示衷心的感謝。
阿申登（Peter J，Ashenden）是阿德萊德太學(xué)的副教授靶，Ashenden Design公司的創(chuàng)辦人這是一家專門從事電子設(shè)計(jì)自動(dòng)化EDA業(yè)務(wù)的咨詢公司Ashenden博士一直專心致力于IEEE VHDL標(biāo)準(zhǔn)委員會(huì)的工作，并在VHDL語言的進(jìn)一步發(fā)展中，縫續(xù)發(fā)揮重要作用 在2003—2005年期間，他曾擔(dān)任IEEE設(shè)計(jì)自動(dòng)化標(biāo)準(zhǔn)委員會(huì)的主席，該委員會(huì)負(fù)責(zé)管理EDA領(lǐng)域所有IEEE標(biāo)準(zhǔn)的開發(fā)和制定，他目前是VHDL，VHDLAMS及羅棗塞塔規(guī)范語言Rosetta specification language標(biāo)準(zhǔn)的技術(shù)編輯。
譯者簡(jiǎn)介：
夏字聞，多年來一直從事數(shù)字邏輯和嵌入式系統(tǒng)的設(shè)計(jì)研究，與國際設(shè)計(jì)界有著密切的技術(shù)聯(lián)系。近十年來一直從事Verifog HDL教學(xué)和設(shè)計(jì)研究工作，是國內(nèi)第一本verilog數(shù)字系統(tǒng)沒計(jì)教材的作者，并受到廣泛好評(píng)。
第1章 引言和方法學(xué)
1.1 數(shù)字系統(tǒng)和嵌入式系統(tǒng)
1.2 二進(jìn)制表示法和電路元件
1.3 實(shí)際的電路
1.3.1 集成電路
1.3.2 邏輯電平
1.3.3 靜態(tài)負(fù)載電平
1.3.4 電容負(fù)載和傳播延遲
1.3.5 線路延遲
1.3.6 時(shí)序
1.3.7 電源
1.3.8 面積和芯片封裝
1.4 模型
1.5 設(shè)計(jì)方法學(xué)
1.6 全章總結(jié)
1.7 進(jìn)一步閱讀的參考資料
練習(xí)題
第2章 組合電路基本知識(shí)
2.1 布爾函數(shù)與布爾代數(shù)
2.1.1 布爾函數(shù)
2.1.2 布爾代數(shù)
2.1.3 布爾方程的Verilog模型
2.2 二進(jìn)制編碼
2.2.1 使用向量的二進(jìn)制編碼
2.2.2 位錯(cuò)誤
2.3 組合元件和集成電路
2.3.1 解碼器和編碼器
2.3.2 多路選擇器
2.3.3 低電平有效邏輯
2.4 組合電路的驗(yàn)證
2.5 本章總結(jié)
2.6 進(jìn)一步閱讀的參考資料
練習(xí)題
第3章 數(shù)字基礎(chǔ)
3.1 無符號(hào)整數(shù)
3.1.1 無符號(hào)整數(shù)的編碼
3.1.2 無符號(hào)整數(shù)的運(yùn)算
3.1.3 格雷碼（Gray code）
3.2 有符號(hào)整數(shù)
3.2.1 有符號(hào)整數(shù)的編碼
3.2.2 有符號(hào)整數(shù)的操作
3.3 定點(diǎn)數(shù)
3.3.1 定點(diǎn)數(shù)的編碼
3.3.2 對(duì)定點(diǎn)數(shù)的操作
3.4 浮點(diǎn)數(shù)
3.5 本章總結(jié)
3.6 進(jìn)一步閱讀的參考資料
練習(xí)題
第4章 時(shí)序電路基礎(chǔ)
4.1 存儲(chǔ)單元
4.1.1 觸發(fā)器和寄存器
4.1.2 移位寄存器
4.1.3 鎖存
4.2 計(jì)數(shù)器
4.3 順序數(shù)據(jù)路徑和控制
4.4 由時(shí)鐘同步的時(shí)序方法學(xué)
4.4.1 異步輸入
4.4.2 時(shí)序電路的驗(yàn)證
4.4.3 異步時(shí)序的方法學(xué)
4.5 本章總結(jié)
4.6 進(jìn)一步閱讀的參考資料
練習(xí)題
第5章 存儲(chǔ)器
5.1 一般概念
5.2 存儲(chǔ)器的類型
5.2.1 異步靜態(tài)RAM
5.2.2 同步靜態(tài)RAM
5.2.3 多端口存儲(chǔ)器
5.2.4 動(dòng)態(tài)RAM
5.2.5 只讀存儲(chǔ)器
5.3 錯(cuò)誤的檢測(cè)與校正
5.4 本章總結(jié)
5.5 進(jìn)一步閱讀的參考資料
練習(xí)題
第6章 實(shí)現(xiàn)技術(shù)和工藝
6.1 集成電路
6.1.1 集成電路的制造
6.1.2 SSI和MSI邏輯系列
6.1.3 專用集成電路
6.2 可編程邏輯器件
6.2.1 可編程邏輯陣列
6.2.2 復(fù)雜可編程邏輯器件
6.2.3 現(xiàn)場(chǎng)可編程門陣列
6.3 集成電路的封裝和印刷線路板
6.4 互連和信號(hào)完整性
6.5 本章總結(jié)
6.6 進(jìn)一步閱讀的參考資料
練習(xí)題
第7章 處理器基礎(chǔ)
7.1 嵌入式計(jì)算機(jī)的組織
7.2 指令和數(shù)據(jù)
7.2.1 Gumnut處理器的指令集合
7.2.2 Gumnut匯編器
7.2.3 指令編碼
7.2.4 其余的CPU指令集
7.3 與存儲(chǔ)器的接口
7.4 本章總結(jié)
7.5 進(jìn)一步閱讀的參考資料
練習(xí)題
第8章 接口
8.1 輸入／輸出設(shè)備
8.1.1 輸入設(shè)備
8.1.2 輸出設(shè)備
8.2 I／o控制器
8.2.1 簡(jiǎn)單的I／O控制器
8.2.2 自主管理的I／O控制器
8.3 并行總線
8.3.1 總線的復(fù)用
8.3.2 三態(tài)總線
8.3.3 漏極開路總線
8.3.4 總線協(xié)議
8.4 串行傳輸
8.4.1 串行傳輸技術(shù)
8.4.2 串行接口標(biāo)準(zhǔn)
8.5 I／0軟件
8.5.1 巡回檢測(cè)
8.5.2 中斷
8.5.3 定時(shí)器
8.6 本章總結(jié)
8.7 進(jìn)一步閱讀的參考資料
練習(xí)題
第9章 加速器
9.1 一般概念
9.2 案例研究：視頻邊緣檢測(cè)
9.3 加速器的驗(yàn)證
9.4 本章總結(jié)
9.5 進(jìn)一步閱讀的參考資料
練習(xí)題
第10章 設(shè)計(jì)方法學(xué)
10.1 設(shè)計(jì)流程
10.1.1 體系結(jié)構(gòu)的探索
10.1.2 功能設(shè)計(jì)
10.1.3 功能驗(yàn)證
10.1.4 綜合
10.1.5 物理設(shè)計(jì)
10.2 設(shè)計(jì)的優(yōu)化
10.2.1 面積優(yōu)化
10.2.2 時(shí)序優(yōu)化
10.2.3 功率優(yōu)化
10.3 為測(cè)試而專門添加的設(shè)計(jì)
10.3.1 故障模型和故障仿真
10.3.2 掃描設(shè)計(jì)和邊界掃描
10.3.3 內(nèi)建自測(cè)試
10.4 非技術(shù)性問題
10.5 總結(jié)
10.6 本章總結(jié)
10.7 進(jìn)一步閱讀的參考資料
附錄A 知識(shí)測(cè)試問答答案
第1章
1.2 節(jié)
1.3 節(jié)
1.4 節(jié)
1.5 節(jié)
第2章
2.1 節(jié)
2.2 節(jié)
2.3 節(jié)
2.4 節(jié)
第3章
3.1 節(jié)
3.2 節(jié)
3.3 節(jié)
3.4 節(jié)
第4章
4.1 節(jié)
4.2 節(jié)
4.3 節(jié)
4.4 節(jié)
第5章
5.1 節(jié)
5.2 節(jié)
5.3 節(jié)
第6章
6.1 節(jié)
6.2 節(jié)
6.3 節(jié)
6.4 節(jié)
第7章
7.1 節(jié)
7.2 節(jié)
7.3 節(jié)
第8章
8.1 節(jié)
8.2 節(jié)
8.3 節(jié)
8.4 節(jié)
8.5 節(jié)
第9章
9.1 節(jié)
9.2 節(jié)
9.3 節(jié)
第10章
10.1 節(jié)
10.2 節(jié)
10.3 節(jié)
10.4 節(jié)
附錄B 電子電路入門
B.1 元件
B.1.1 電壓源
B.1.2 電阻
B.1.3 電容
B.1.4 電感
B.1.5 M()SF、ETs(金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體三極管)
B.1.6 二極管
B.1.7 雙極型晶體三極管
B.2 電路
B.2.1 基爾霍夫(Kirchhoff)定律
B.2.2 電阻、電容和電感(R、C、L)的串聯(lián)和并聯(lián)
B.2.3 電阻電容(RC)電路
B.2.4 電阻一電感一電容(RLC)電路
B.3 進(jìn)一步閱讀的參考資料
附錄c 用于綜合的Verilog
c.1 數(shù)據(jù)類型和操作
C.2 組合邏輯功能
C.3 時(shí)序電路
C.4 存儲(chǔ)器
附錄D Gumnut微控制器核
D.1 Gumnut指令集
D.1.1 算術(shù)和邏輯指令
D.1.2 移位指令
D.1.3 存儲(chǔ)器和輸入／輸出指令
D.1.4 分支指令
D.1.5 跳轉(zhuǎn)指令
D.1.6 雜項(xiàng)指令
D.2 Gumnut總線接口
索引
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