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Verilog HDL語言及數(shù)字系統(tǒng)設(shè)計(jì) 
定 價(jià)：29 元
9 7 0 8 7 7 9 1 0 1 3 8 6 讀者對象:本書可作為高等學(xué)校電子信息工程、電子科學(xué)與技術(shù)、通信工程, 計(jì)算機(jī)科學(xué)與技術(shù)、電子信息工程、自動(dòng)控制等專業(yè)的本科生和相關(guān)專業(yè)研究生的教科書或參考教材, 也可作為電子系統(tǒng)的工程設(shè)計(jì)人員和其他相關(guān)人員的自學(xué)參考書
《verilog hdl語言及數(shù)字系統(tǒng)設(shè)計(jì)》在介紹eda技術(shù)相關(guān)內(nèi)容的基礎(chǔ)上，講述了verilog hdl語言及采用verilog hdl語言設(shè)計(jì)并實(shí)現(xiàn)數(shù)字邏輯電路和數(shù)字系統(tǒng)的方法。內(nèi)容包括典型cpld和fpga器件的結(jié)構(gòu)特點(diǎn)、verilog hdl語言、典型verilog hdl程序設(shè)計(jì)、典型數(shù)字系統(tǒng)設(shè)計(jì)、risc處理器設(shè)計(jì)方法和quaausⅱ10．1開發(fā)系統(tǒng)。全書以verilog語言為基礎(chǔ)，結(jié)合典型的設(shè)計(jì)例程和典型的數(shù)字系統(tǒng)，由淺入深地講述了veillog語言的設(shè)計(jì)方法。通過全面細(xì)致地剖析risc處理器的過程，講述了復(fù)雜數(shù)字系統(tǒng)的設(shè)計(jì)方法。
《verilog hdl語言及數(shù)字系統(tǒng)設(shè)計(jì)》可作為高等學(xué)校電子信息工程、電子科學(xué)與技術(shù)、通信工程，計(jì)算機(jī)科學(xué)與技術(shù)、電子信息工程、自動(dòng)控制等專業(yè)的本科生和相關(guān)專業(yè)研究生的教科書或參考教材，也可作為電子系統(tǒng)的工程設(shè)計(jì)人員和其他相關(guān)人員的自學(xué)參考書。本書還可以為授課教師免費(fèi)提供結(jié)合本書內(nèi)容的、圖文并茂的教學(xué)課件。
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