前 言

精煉、明晰化與驗證
用硬件描述語言（HDL）建立行為級模型是現(xiàn)代專用集成電路設計的關鍵技術。如今， 大多數(shù)設計者使用基于硬件描述語言的設計方法， 創(chuàng)建基于語言的高層、抽象的電路描述， 以驗證其功能和時序。在本書第一版的使用過程中， 講授設計方法學所用的語言（IEEE 1464-1995）已經歷了兩次修改， 分別是IEEE 1364-2001及2005年的修訂版， 即Verilog-2001和Verilog-2005， 以提高其有效性和效率。
這一版的編寫動機和第一版基本是相同的。對那些準備在產品研發(fā)團隊做出成績的學生們來說， 必須了解如何在設計流程的關鍵階段使用硬件描述語言。因此， 需要有一門在內容上超越先修課程“數(shù)字設計”中學習過的基本原則和方法的課程， 本書就是為該課程而著的。
現(xiàn)在， 市面上討論硬件描述語言的書籍的數(shù)量已遠遠超過本書第一版出版時的數(shù)量。但是， 這些書大部分都定位于解釋語法， 而不是如何運用語言進行設計， 不太適合于課堂教學。本書的重點是硬件描述語言的設計方法學， 因此語言本身只是一個配角。這一版中強化了如何通過實例證明， 將一個數(shù)字系統(tǒng)描述并劃分為數(shù)據通路、狀態(tài)（反饋）信號和控制器（有限狀態(tài)機）系統(tǒng)結構的重要性。我們認為， 這種描述可使設計和驗證復雜數(shù)字系統(tǒng)的方法更加清楚、直接、明了。本書給出了大量的仿真結果和注釋， 以幫助學生掌握時序機的操作過程， 并深入理解由控制器產生的信號間的時序互動關系， 數(shù)據通路的操作， 以及從數(shù)據通路回饋給控制器的信號。其目的都是為了開發(fā)出可綜合、 無鎖存且無競爭的設計。
Verilog 2001和2005的語言增強功能已用于重新描述和簡化書中模型的代碼。我們強調工業(yè)界通用的規(guī)范和風格， 但并不鼓勵不考慮模型能否被綜合的學術模型風格。本書第二版已把第一版中處理同步FIFO的部分改為同步和異步FIFO， 并給出了精心設計的例子， 以解釋使用異步FIFO來同步跨越時鐘域的數(shù)據傳輸問題。
書中的設計實例已多次優(yōu)化和改進登錄華信教育資源網www.hxedu.com.cn可注冊下載本書相關配套資源。。從設計方法學的角度， 對一個嵌入式控制器， 用C語言建模和用Verilog建模， 這兩種設計方法學之間存在著競爭和互補的關系。基于C的方法執(zhí)行陳述性語句， 而Verilog HDL模擬了某個機器的多個并發(fā)的行為動作。后一種設計方法對硬件進行編譯， 而前一種是編譯預先存儲在硬件單元中的語句。對于某個特定應用， Verilog模型編譯的硬件在主機接口處生成了等效的I/O信號。對于嵌入式代碼而言， 其區(qū)別是不會產生等效的硬件。本書的目標就是講授硬件建模/編譯的范例， 并預測綜合實現(xiàn)后的結果。C語言編程是預測程序產生的數(shù)據， 而狀態(tài)機/處理器的應用卻顯而易見。作為對比， 用Verilog描述的模型預測該硬件將產生應用所需求的I/O信號， 因此需要開發(fā)者根據寄存器操作時序控制進行思考和設計。Verilog的模型鼓勵學習者理解一個數(shù)字電路和系統(tǒng)的本質。
本書要求學生已學過邏輯設計的入門課程， 本書的目標是：(1) 簡要復習組合時序邏輯的基本原理， (2) 介紹HDL在設計中的應用， (3) 強調的是快速設計通過ASIC和/或FPGA實現(xiàn)的電路設計描述風格， (4) 提供具有一定難度的設計實例。章末習題的目的是鼓勵學生精煉、明晰化并驗證他們自己的設計。從本質上講， 許多習題均為開放式的設計， 要求驗證以達到所要求的設計規(guī)范。
廣泛使用的Verilog硬件描述語言（IEEE 1364標準）， 作為一個公共框架為本書的設計實例的討論提供了支持。第一版重點關注數(shù)字電路的設計、驗證和綜合， 而不是Verilog語言本身的語法， 本版仍然保持這種風格。
選修數(shù)字設計中級課程的多數(shù)學生至少應該熟悉一種編程語言， 并且在閱讀本書時能夠將其作為可以借鑒的背景知識。本書僅討論Verilog的核心設計方法及其廣泛使用的特性。為了強調在面向綜合的設計環(huán)境中使用該語言， 我們還特意將許多語法的細節(jié)、特點和解釋放在附錄中中， 以便于讀者參考。附錄中也提供了Verilog的所有形式化語法。
大部分數(shù)字設計的入門課程都介紹過通過狀態(tài)轉移圖表示的有限狀態(tài)機及算法狀態(tài)機（ASM）圖。同樣， 本書中也大量使用了ASM圖， 演示了其在設計時序狀態(tài)機的行為模型中的功用。對利用ASMD圖（即通過標注顯示出被控數(shù)據通道的寄存器操作的ASM圖）系統(tǒng)地設計有限狀態(tài)機來控制數(shù)字狀態(tài)機中復雜數(shù)據通道的重要問題， 進行了深入論述。并將精簡指令集計算機中央處理器（RSIC CPU）和其他重要硬件單元的設計作為實例給出。我們的支持網站上包含了RISC計算機的源代碼和可用于應用程序開發(fā)的匯編程序。這個匯編程序也可作為研究魯棒性更好的指令集和其他派生架構的基礎。
本書完整地引入了Verilog語言， 但僅在支持設計實例的需要時才進行詳細說明。正文中使用了大量的實例， 講解使用Verilog硬件描述語言進行VLSI電路設計時的重要和關鍵設計步驟。設計實例的源代碼都經過了驗證， 并且所有實例的源代碼和測試平臺都可以從出版社的網站下載。
讀者對象
本書適用于學習高級數(shù)字系統(tǒng)設計課程的學生， 以及那些想通過實例學習Verilog的現(xiàn)代集成電路設計專業(yè)工程師。本書適合電子工程、計算機工程和計算機科學等專業(yè)的高年級本科生和低年級研究生， 也適合學習過邏輯設計入門課程的專業(yè)工程師使用。本書假定讀者具有布爾代數(shù)及其在邏輯電路設計中應用的背景知識， 并熟悉同步時序有限狀態(tài)機。在此基礎上， 本書討論了一些應用于計算機系統(tǒng)、數(shù)字信號處理、圖像處理、跨時鐘域的數(shù)據傳輸、內建自測試（BIST）和一些其他應用的重要電路的設計實例。這些實例涵蓋了建模、架構的設計折中、流水線技術、多處理器執(zhí)行、功能驗證、定時分析、測試生成、故障模擬、可測性分析、邏輯綜合和綜合后驗證的關鍵設計問題。
本版的新穎之處
● 探索了Verilog 2001和2005的主要特點
● 闡述并推廣基于Verilog 2001和2005且可綜合的寄存器傳輸級（RTL）描述和算法建模的設計風格
● 深入討論基于Verilog 2001和2005的數(shù)字處理系統(tǒng)（如圖像處理器、數(shù)字濾波器和環(huán)形緩沖器）算法和架構
● 給出了基于Verilog 2001和2005語言的綜合設計實例（如RISC計算機和各種數(shù)據通道控制器）
● 提供了大量有評注和解釋的仿真結果的圖形化描述
● 給出了150多個經過完全驗證的基于Verilog 2001和2005的設計實例
● 含有利用Verilog 2001和2005編寫的具備JTAG和BIST可測功能的實用設計案例
● 附錄中給出了Verilog 2001和2005 HDL的語法形式
● 討論了異步和同步FIFO設計
本書特色
● 簡要回顧了組合時序邏輯設計的基本原則
● 重點討論現(xiàn)代數(shù)字設計方法
● 說明了行為級建模中ASM和ASMD圖的作用
● 明確指出了可綜合和不可綜合循環(huán)的區(qū)別
● 通過實例對時序分析、故障模擬、測試和可測性設計進行切合實際的討論
● 每章后均設計了一些涉及面廣且難度高的習題相關教輔的申請（PPT， 習題解答）請與電子工業(yè)出版社聯(lián)系， 聯(lián)系電話： 010-88254555，E-mail: Te_serivce@phei?com?cn。
課程講授次序
本書首先對組合邏輯設計進行簡要介紹和回顧， 接著描述了一個ASIC或FPGA的設計流程。按照書中內容的順序， 第1章至第6章利用綜合的方法來研究設計了一些題目和內容。但是， 閱讀第7章至第10章時， 則不必按照書中的順序。課后作業(yè)具有挑戰(zhàn)性， 而且基于FPGA的實驗練習適于同步實驗或學期末的課題。第10章列出了一些算術運算的架構， 覆蓋了較多的應用范圍。第11章介紹了后綜合設計驗證、時序分析、故障模擬和可測試性設計。根據課程教學的深度和重點， 本章涵蓋的內容和范圍也可省略。
說明
我們沒有堅持常規(guī)使用大寫和小寫字體， 或使用代碼清單專用字體。本書的選擇一直是基于最大化的整體視覺效果及所列代碼的可讀性。我們認為， 設計實例中的代碼得到正確表達才是至關重要的。模塊框圖已被簡化， 以減少視覺混亂。所以， 我們通常只顯示信號的實際外部名稱， 而省略其形式化的內在對應名稱。由于D觸發(fā)器在現(xiàn)代EDA工具的綜合中起著主導作用， 因此書中幾乎唯一性地使用了D觸發(fā)器。
各章概述
第1章簡要論述了硬件描述語言在基于庫單元的ASIC和FPGA設計流程中的作用。第2章和第3章則根據傳統(tǒng)的教學方式（例如卡諾圖算法）， 回顧了數(shù)字設計先修課程中涉及的主要知識。這些資料可以奠定讀者的數(shù)字設計的背景知識， 便于之后利用實例介紹許多基于硬件描述語言的數(shù)字設計方法。第4章和第5章介紹了組合電路與時序電路的Verilog語言建模方法， 重點強調了行為級建模中的代碼編寫風格。第6章著重基于庫單元的ASIC綜合， 介紹了組合邏輯與時序邏輯的綜合。這一章追求兩個主要目標：(1) 提出可綜合的代碼描述風格； (2) 建立能夠讓讀者預測綜合結果的基礎知識和能力。尤其在對時序狀態(tài)機綜合時， 通常會把時序狀態(tài)機分成數(shù)據通道和控制通道兩部分來編寫。第7章介紹了一些例子， 這些例子描述了怎樣設計一個數(shù)據通道的控制器， 包括帶有從數(shù)據通道反饋給控制器的狀態(tài)信號的狀態(tài)機設計。而RISC CPU設計和通用異步收發(fā)器（UART， 用于系統(tǒng)間傳輸數(shù)據的電路）的設計作為這個例子的應用平臺。第8章講述了可編程邏輯器件（PLD）、復雜PLD、只讀存儲器（ROM）和靜態(tài)隨機存儲器（SRAM）的知識， 并將綜合目標擴展為FPGA的綜合。第9章主要涉及計算機結構、數(shù)字濾波器和其他信號處理器中有關計算單元和算法的建模和綜合。第10章研究并描述了數(shù)字狀態(tài)機中計算單元的算法和結構。第11章使用Verilog語言， 結合故障仿真器和時序分析器， 重新審查了之前設計的狀態(tài)機選擇方案， 并考慮性能、時序問題及可測性問題， 來優(yōu)化和完善這個主要取決于設計者的設計流程和任務。本章建模的測試訪問端口（TAP）控制器由IEEE 1149.1標準定義（即俗稱的JTAG標準）， 并提出了其應用實例。另外還給出了一個內建自測試（BIST）的詳細實例。
致謝
本書作者非常感謝曾為本書做出貢獻并提出寶貴意見的同事和學生們的支持。本書是我的研發(fā)經驗和在科羅拉多大學教學經歷的綜合成果， 也包括我在惠普、福特微電子公司和Prisma公司的工作經歷， 在荷蘭的Delft技術大學的教學經驗， 以及在歐洲和亞洲的短期課程的教學經驗。雖然其中有的公司如今已成回憶， 但是我仍然深深感謝這些公司和科羅拉多大學對我進行VLSI電路設計研究工作的支持。本書手稿的第一版審稿人也提出了鼓勵、關鍵內容的調整與許多有益的建議。我非常感謝Jim Tracey博士和Rodger Ziemer博士， 他們支持并肯定了我在VLSI電路設計方面的努力和成就， 我也十分感謝福特微電子公司的Deepak Goel先生， 他向我介紹了后來成為最先進的VLSI設計平臺的福特微電子的Daisy工作站。感謝Simucad公司的Bill Fuchs先生， 他幫助我獲取了工業(yè)級的Verilog仿真器。感謝惠普公司的Tom Saponas和Dave Ritchey先生， 他們給我機會領導完成一個動態(tài)時序分析器的反向設計工程， 兩名學生David Uranek和Jerry Barnett參與并獲成功。十分感謝我在Prisma公司暑期工作的主管Dave Still先生， 提供了設計環(huán)境與精神鼓勵， 使我完成了高性能多核系統(tǒng)中建模的難題。感謝Sutherland HDL的Stu Sutherland幫助我理解并更深入研究了數(shù)字系統(tǒng)建模中的競爭條件問題， 這些觀點使我堅持使用非阻塞賦值來進行邊緣敏感的行為級建模和使用阻塞賦值進行電平敏感的行為級建模的描述風格， 讓我更好地幫助學生理解同步數(shù)字系統(tǒng)的操作和設計。謝謝我的朋友兼同行、瑞士聯(lián)邦理工學院的Hubert Kaeslin博士， 與他進行的有意義的討論讓我能更深入鉆研數(shù)字處理器的算法和結構。感謝Kirk Sprague和Scott Kukel幫助研發(fā)了一個可用于UART的漢明編碼器。同時感謝Cris Hagan， 他的論文提供了本書第9章的數(shù)字信號處理器中的抽取器和其他功能單元建模。非常感謝Rex Anderson先生幫助校正了幾章的內容， 并對第一版進行了修改。謝謝我的學生Terry Hansen和Lisa Horton， 他們提供了咖啡自動販賣機例子的靈感， 并開發(fā)了支持RISC CPU的匯編代碼。同時我還要感謝科羅拉多大學的Greg Tumbush教授和Temple大學的Chen-Huan Chiang教授為本書第二版提供了重要建議， 也謝謝許多學生的課堂討論， 他們的發(fā)言為第二版提供了幫助。謝謝Scott Disanno和Irwin Zucker領導了第二版的出版， 謝謝Haseen Khan精心策劃本書的結構。我向所有給予本書支持的朋友表示衷心的感謝！