1 數(shù)制和碼制

1.1 幾種常用的數(shù)制

1.1.1 r進制

1.1.2 二進制

1.1.3 八進制

1.1.4 十六進制

1.2 數(shù)制之間的轉換

1.2.1 十進制轉換為二進制

1.2.2 2K進制之間的轉換

1.2.3 基本二進制算術運算

1.3 有符號的二進制數(shù)

1.3.1 符號位-數(shù)值

1.3.2 有符號的補碼

1.3.3 有符號補碼的加減法

1.4 溢出

1.5 幾種常見的二進制編碼

1.5.1 BCD碼

1.5.2 ASCII碼

1.5.3 格雷碼

習題

2 邏輯代數(shù)

2.1 基本邏輯運算和邏輯門

2.1.1與運算

2.1.2或運算

2.1.3非運算

2.1.4與非和或非運算

2.1.5異或和同或運算

2.2 邏輯代數(shù)基本定理

2.3 邏輯代數(shù)基本規(guī)則

2.3.1 代入規(guī)則

2.3.2 反演規(guī)則

2.3.3 對偶規(guī)則

2.4 常用邏輯代數(shù)公式

2.5 邏輯函數(shù)的表示方法和邏輯化簡

2.6 邏輯函數(shù)的兩種標準表達形式

2.6.1 小項和小項的和

2.6.2 項和項的積

2.6.3 小項表達式和項表達式之間的關系

2.7 邏輯函數(shù)不同表示方式間的轉換

2.7.1 真值表與邏輯函數(shù)式間的轉換

2.7.2 邏輯函數(shù)式和邏輯電路圖之間的轉換

2.7.3 真值表到波形圖

2.8 卡諾圖化簡

2.8.1 卡諾圖

2.8.2 由邏輯函數(shù)畫出卡諾圖

2.8.3 用卡諾圖化簡邏輯函數(shù)

2.8.4 有無關項邏輯函數(shù)的化簡

習題

3 CMOS門電路

3.1 邏輯值的表示

3.2 MOS管結構和工作原理

3.3 NMOS門電路

3.4 CMOS門電路

3.4.1 CMOS反相器

3.4.2 CMOS門電路

3.5 傳輸門和三態(tài)緩沖器

3.6 CMOS門電路的傳播延時和功耗

3.6.1 傳播延時

3.6.2 功耗

習題

4 組合邏輯電路

4.1 概述

4.2 組合邏輯電路的分析和設計方法

4.2.1 組合邏輯電路分析方法

4.2.2 組合邏輯電路設計方法

4.2.3 常用的基本邏輯功能

4.3 多路選擇器

4.3.1 多路選擇器設計

4.3.2 多路選擇器的級聯(lián)

4.3.3 用多路選擇器實現(xiàn)邏輯函數(shù)

4.4 編碼器

4.4.1 普通二進制編碼器

4.4.2 優(yōu)先編碼器

4.5 譯碼器

4.5.1 二進制譯碼器

4.5.2 用小譯碼器實現(xiàn)大譯碼器

4.5.3 用二進制譯碼器實現(xiàn)邏輯函數(shù)

4.5.4 七段數(shù)碼管顯示譯碼器

4.6 比較器

4.7 加法器

4.7.1 自頂向下的設計

4.7.2 半加器和全加器

4.7.3 進位傳播加法器

4.7.4 提前進位加法器

4.7.5 加減法器

4.8 競爭和冒險

習題

5 鎖存器、觸發(fā)器和寄存器

5.1 SR和鎖存器

5.1.1 SR鎖存器

5.1.2鎖存器

5.2 門控SR鎖存器

5.3 D鎖存器

5.4 主從邊沿觸發(fā)器

5.4.1 主從邊沿D觸發(fā)器

5.4.2 帶異步復位和置位的D觸發(fā)器

5.5 寄存器

5.6 移位寄存器

5.6.1 基本移位寄存器

5.6.2 具有并行訪問功能的移位寄存器

5.6.3 雙向移位寄存器

習題

6 同步時序電路

6.1 概述

6.2 同步時序電路分析

6.2.1 輸入方程（次態(tài)方程）和輸出方程

6.2.2 狀態(tài)轉換表

6.2.3 狀態(tài)轉換圖

6.3 同步時序電路設計

6.3.1 同步時序電路設計方法

6.3.2 設計舉例：Moore機

6.3.3 設計舉例：Mealy機

6.3.4 狀態(tài)的編碼

6.4 計數(shù)器

6.4.1 同步模遞增計數(shù)器

6.4.2 同步模雙向計數(shù)器

6.4.3 同步BCD計數(shù)器

6.5 移存型計數(shù)器

6.5.1 環(huán)形計數(shù)器

6.5.2 扭環(huán)計數(shù)器

6.6 計數(shù)器的應用

6.6.1 分頻器

6.6.2 序列信號發(fā)生器

6.7 有限狀態(tài)機FSM

6.7.1 狀態(tài)機圖

6.7.2 設計舉例：序列檢測

6.7.3 設計舉例：邊沿檢測

6.8 同步時序電路的時序分析

6.8.1 觸發(fā)器基本時序參數(shù)

6.8.2 時序分析

習題

7 半導體存儲器和可編程邏輯器件

7.1 概述

7.1.1 存儲器基本概念

7.1.2 存儲器的分類

7.2 只讀存儲器

7.2.1 ROM結構

7.2.2 各種類型ROM

7.3 隨機訪問存儲器

7.3.1 靜態(tài)隨機訪問存儲器

7.3.2 動態(tài)隨機訪問存儲器

7.4 存儲器容量的擴展

7.4.1 位擴展

7.4.2 字擴展

7.5 可編程邏輯器件

7.5.1 可編程邏輯器件概念

7.5.2 簡單可編程邏輯器件

7.5.3 復雜可編程邏輯器件

7.5.4 現(xiàn)場可編程門陣列

習題

8 可編程邏輯器件開發(fā)工具Quartus Prime

8.1 可編程邏輯器件設計流程

8.2 Quartus使用

8.2.1 Quartus簡介

8.2.2 新建一個工程

8.2.3 設計輸入

8.2.4 編譯

8.2.5 引腳分配

8.2.6 仿真

8.2.7 編程和配置

9 硬件描述語言VHDL基礎

9.1 概述

9.2 VHDL程序結構

9.2.1 庫和程序包

9.2.2 實體

9.2.3 結構體

9.3 VHDL語言基本元素

9.3.1 標識符

9.3.2 數(shù)據(jù)對象

9.3.3 數(shù)據(jù)類型

9.3.4 運算符

9.3.5 屬性

9.3.6 在門級描述電路

9.4 進程（PROCESS）

9.5 順序語句

9.5.1 信號賦值語句

9.5.2 IF語句

9.5.3 CASE語句

9.5.4 LOOP語句

9.5.5 變量賦值語句

9.5.6 WAIT語句

9.5.7 NULL語句

9.6 并行語句

9.6.1 普通信號賦值語句

9.6.2 條件信號賦值語句

9.6.3 選擇信號賦值語句

9.6.4 元件聲明和例化語句

9.6.5 生成語句

習題

10 用VHDL描述數(shù)字電路模塊

10.1 組合電路的描述

10.1.1 加法器

10.1.2 譯碼器

10.1.3 比較器

10.1.4 移位器

10.1.5 三態(tài)緩沖器

10.2 時序電路的描述

10.2.1 鎖存器

10.2.2 觸發(fā)器

10.2.3 寄存器

10.2.4 計數(shù)器

10.2.5 分頻器

10.2.6 序列信號發(fā)生器

10.3 狀態(tài)機的描述

10.3.1 三進程狀態(tài)機描述

10.3.2 狀態(tài)機中狀態(tài)的編碼

10.3.3 帶定時的狀態(tài)機

習

11 寄存器傳輸級設計

11.1 寄存器傳輸級設計的特點

11.1.1 RTL設計的電路結構

11.1.2 RT運算和數(shù)據(jù)通路

11.2 RTL設計方法

11.2.1 從算法到ASM圖

11.2.2 從ASM圖到ASMD圖

11.2.3 從ASMD圖到FSMD圖

11.3 設計舉例

11.3.1 重復累加型乘法器

11.3.2 改進的重復累加型乘法器

11.3.3 移位累加型乘法器

11.3.4 改進的移位累加型乘法器

習題

12 一個簡單的可編程處理器

12.1 概述

12.1.1 專用處理器和可編程處理器

12.1.2 RISC處理器和CISC處理器

6目錄

12.2 可編程RISC處理器基本結構

12.2.1 數(shù)據(jù)通路結構

12.2.2 控制通路結構

12.3 設計一個簡單的RISC處理器

12.3.1 指令集

12.3.2 數(shù)據(jù)通路設計

12.3.3 控制通路設計

12.3.4 處理器VHDL模型

12.4 指令集擴展的RISC處理器

12.4.1 指令集擴展

12.4.2 數(shù)據(jù)通路

12.4.3 控制通路

12.5 處理器的進一步擴展和改進

12.5.1 指令集擴展

12.5.2 性能改進

習題

13 模數(shù)和數(shù)模轉換

13.1 概述

13.2 模數(shù)轉換

13.2.1 模數(shù)轉換基本原理

13.2.2 模數(shù)轉換器的性能指標

13.3 常見的ADC結構

13.3.1 并行比較型ADC

13.3.2 逐次逼近型ADC

13.3.3 - ?型ADC

13.4 數(shù)模轉換

13.4.1 數(shù)模轉換基本原理

13.4.2 數(shù)模轉換器的性能指標

13.5 常見的DAC結構

13.5.1 權電阻型DAC

13.5.2 R-2R倒T型電阻網(wǎng)絡DAC

習題

參考文獻