EDA技術(shù)與VHDL設(shè)計（第2版）
定 價：45 元
叢書名：普通高等教育電子設(shè)計系列規(guī)劃教材
- 作者：徐志軍 編著
- 出版時間：2015/2/1
- ISBN：9787121251788
- 出 版 社：電子工業(yè)出版社
- 中圖法分類：TN702;TP312
- 頁碼：332
- 紙張：膠版紙
- 版次：2
- 開本：16開
本書根據(jù)電子信息類課程教學和實驗要求，以提高學生的實踐動手能力和工程設(shè)計能力為目的，對EDA技術(shù)和VHDL設(shè)計的相關(guān)知識進行系統(tǒng)和完整的介紹。全書共10章，主要內(nèi)容包括：EDA技術(shù)概述、可編程邏輯器件基礎(chǔ)、典型FPGA/CPLD的結(jié)構(gòu)與配置、原理圖與宏功能模塊設(shè)計、VHDL設(shè)計輸入方式、VHDL結(jié)構(gòu)與要素、VHDL基本語句與基本設(shè)計、VHDL設(shè)計進階、數(shù)字接口實例及分析、通信算法實例及分析等。本書內(nèi)容新穎，技術(shù)先進，由淺入深，既有關(guān)于EDA技術(shù)、大規(guī)�？删幊踢壿嬈骷蚔HDL硬件描述語言的系統(tǒng)介紹，又有豐富的設(shè)計應(yīng)用實例。本書提供配套電子課件、程序代碼和習題參考答案。
前 言
EDA（Electronic Design Automation，電子設(shè)計自動化）技術(shù)是20世紀90年代以來迅速發(fā)展起來的電子設(shè)計新技術(shù)，它以可編程邏輯器件為載體，以計算機為工作平臺，以EDA軟件工具為開發(fā)環(huán)境，以硬件描述語言（HDL）為電子系統(tǒng)的功能描述方式，以電子系統(tǒng)設(shè)計為目標，在教學、科研，以及大學生電子設(shè)計競賽等應(yīng)用場合中起著越來越重要的作用。
EDA技術(shù)目前成為電子類本科生必須掌握的專業(yè)基礎(chǔ)知識與基本技能，國內(nèi)許多高校的相關(guān)學科已將EDA技術(shù)作為一門重要的專業(yè)基礎(chǔ)課程。隨著教學改革的深入，對EDA課程教學的要求也在不斷提高，為與EDA技術(shù)的發(fā)展相適應(yīng)，必須對教學內(nèi)容進行更新和優(yōu)化。
我們認為在EDA教學中應(yīng)注意如下幾點。
首先，要明確最基本的教學內(nèi)容，并突出重點。EDA技術(shù)教學的目的是使學生掌握一種通過軟件的方法來高效地完成硬件設(shè)計的設(shè)計技術(shù)，應(yīng)以培養(yǎng)學生的創(chuàng)新思維和設(shè)計思想為主，同時使學生掌握基本的設(shè)計工具和設(shè)計方法。
其次，要改進教學方法。EDA教學應(yīng)主要以引導性教學為主，合理安排理論教學和實驗教學的學時比例，使學生能夠理論聯(lián)系實際，提高實踐動手能力和工程設(shè)計能力。 前 言
EDA（Electronic Design Automation，電子設(shè)計自動化）技術(shù)是20世紀90年代以來迅速發(fā)展起來的電子設(shè)計新技術(shù)，它以可編程邏輯器件為載體，以計算機為工作平臺，以EDA軟件工具為開發(fā)環(huán)境，以硬件描述語言（HDL）為電子系統(tǒng)的功能描述方式，以電子系統(tǒng)設(shè)計為目標，在教學、科研，以及大學生電子設(shè)計競賽等應(yīng)用場合中起著越來越重要的作用。
EDA技術(shù)目前成為電子類本科生必須掌握的專業(yè)基礎(chǔ)知識與基本技能，國內(nèi)許多高校的相關(guān)學科已將EDA技術(shù)作為一門重要的專業(yè)基礎(chǔ)課程。隨著教學改革的深入，對EDA課程教學的要求也在不斷提高，為與EDA技術(shù)的發(fā)展相適應(yīng)，必須對教學內(nèi)容進行更新和優(yōu)化。
我們認為在EDA教學中應(yīng)注意如下幾點。
首先，要明確最基本的教學內(nèi)容，并突出重點。EDA技術(shù)教學的目的是使學生掌握一種通過軟件的方法來高效地完成硬件設(shè)計的設(shè)計技術(shù)，應(yīng)以培養(yǎng)學生的創(chuàng)新思維和設(shè)計思想為主，同時使學生掌握基本的設(shè)計工具和設(shè)計方法。
其次，要改進教學方法。EDA教學應(yīng)主要以引導性教學為主，合理安排理論教學和實驗教學的學時比例，使學生能夠理論聯(lián)系實際，提高實踐動手能力和工程設(shè)計能力。
再次，要注重教學實效。EDA課程具有很強的實踐性，針對性強的實驗應(yīng)該是教學的重要環(huán)節(jié)，應(yīng)格外重視EDA實驗的質(zhì)量。
基于以上的認識，我們安排了本書的章節(jié)，本書是以可編程邏輯器件、EDA設(shè)計工具、VHDL硬件描述語言三方面內(nèi)容為主線展開的，貫穿其中的則是現(xiàn)代數(shù)字設(shè)計的新思想、新方法。
本書是在普通高等教育“十一五”國家級規(guī)劃教材《EDA技術(shù)與VHDL設(shè)計》基礎(chǔ)上編寫的，全書共10章，主要內(nèi)容涵蓋了EDA技術(shù)的硬件資源、軟件操作和設(shè)計應(yīng)用。
第1章對EDA技術(shù)做了綜述，介紹了EDA技術(shù)的發(fā)展、EDA設(shè)計流程及EDA技術(shù)涉及的領(lǐng)域。第2章介紹可編程邏輯器件的基本概念、結(jié)構(gòu)組成和工作原理，可編程邏輯器件的編程工藝及測試技術(shù)等。第3章具體介紹Altera公司典型的FPGA/CPLD器件的結(jié)構(gòu)與配置。第4章介紹使用集成工具Quartus II軟件進行設(shè)計開發(fā)的過程，并介紹宏功能模塊的設(shè)計與應(yīng)用。第5章介紹基于VHDL的設(shè)計過程及VHDL綜合工具的使用方法。第6章介紹VHDL的語法、結(jié)構(gòu)與要素。第7章介紹VHDL的語句及常用組合電路、時序電路的VHDL設(shè)計。第8章結(jié)合具體實例介紹用VHDL進行設(shè)計的方法。第9章是用VHDL進行數(shù)字接口開發(fā)的實例。第10章是數(shù)字通信常用算法與模塊的設(shè)計實例。
為了方便使讀者能夠較系統(tǒng)、完整地學習EDA技術(shù)，掌握EDA設(shè)計基本技能，本書從教學的角度出發(fā)，盡量將有關(guān)EDA技術(shù)的內(nèi)容編入書中，并力求內(nèi)容精煉，語言通俗易懂。讀者也可以根據(jù)實際需要，節(jié)選學習書中的部分內(nèi)容，然后再通過相關(guān)EDA技術(shù)書籍的學習，達到掌握EDA技術(shù)的目的。
本書的教學可安排32～40學時，其中第1章占2學時，第2章占4學時，第3章占4學時，第4章占4學時，第5章占4學時，第6章占4學時，第7章占4～6學時，第8章占2～4學時，第9章占2～4學時，第10章占2～4學時。建議安排8～16學時的實驗，第一個實驗可安排EDA工具軟件的使用方法。此外，各學校也可根據(jù)自己的教學計劃適當調(diào)整學時安排。本書提供配套電子課件、程序代碼和習題參考答案等教學資源，請登錄華信教育資源網(wǎng)注冊下載。
本書由徐志軍教授主編，并編寫第1、2章，第3、4、5章由王金明編寫，第6、7章由尹廷輝編寫，徐光輝編寫了第8章，蘇勇編寫了第9、10章，全書由徐志軍統(tǒng)稿。南京航空航天大學的王成華教授審閱了全書，并提出了修改意見和建議，杭州電子科技大學的潘松老師也給予了支持和幫助，我們在此表示衷心的感謝！
本書是幾位老師在多年EDA教學經(jīng)驗的基礎(chǔ)上精心編寫而成的，雖經(jīng)很大努力，但由于作者水平所限，加之時間倉促，書中錯誤與疏漏之處在所難免，真誠地希望同行和廣大讀者批評指正。
作 者
2015年2月
徐志軍，教授，解放軍理工大學通信工程學院。中國高等教育學會儀器科學及測控技術(shù)專業(yè)委員會副主任委員、華東地區(qū)高校電子線路教學研究會理事、中國電子學會高級會員。
第1章 EDA技術(shù)概述1
1.1 EDA技術(shù)及其發(fā)展歷程1
1.2 EDA技術(shù)的特征和優(yōu)勢3
1.2.1 EDA技術(shù)的基本特征4
1.2.2 EDA技術(shù)的優(yōu)勢6
1.3 EDA設(shè)計的目標和流程7
1.3.1 EDA技術(shù)的實現(xiàn)目標8
1.3.2 EDA設(shè)計流程8
1.3.3 數(shù)字集成電路的設(shè)計9
1.3.4 模擬集成電路的設(shè)計10
1.4 EDA技術(shù)與ASIC設(shè)計11
1.4.1 ASIC的特點與分類11
1.4.2 ASIC的設(shè)計方法12
1.4.3 SoC設(shè)計15
1.5 硬件描述語言18 第1章 EDA技術(shù)概述1
1.1 EDA技術(shù)及其發(fā)展歷程1
1.2 EDA技術(shù)的特征和優(yōu)勢3
1.2.1 EDA技術(shù)的基本特征4
1.2.2 EDA技術(shù)的優(yōu)勢6
1.3 EDA設(shè)計的目標和流程7
1.3.1 EDA技術(shù)的實現(xiàn)目標8
1.3.2 EDA設(shè)計流程8
1.3.3 數(shù)字集成電路的設(shè)計9
1.3.4 模擬集成電路的設(shè)計10
1.4 EDA技術(shù)與ASIC設(shè)計11
1.4.1 ASIC的特點與分類11
1.4.2 ASIC的設(shè)計方法12
1.4.3 SoC設(shè)計15
1.5 硬件描述語言18
1.5.1 VHDL18
1.5.2 Verilog HDL19
1.5.3 AHDL19
1.5.4 Verilog HDL和VHDL的比較20
1.6 EDA設(shè)計工具20
1.6.1 EDA設(shè)計工具分類21
1.6.2 EDA公司與工具介紹22
習題125
第2章 可編程邏輯器件基礎(chǔ)26
2.1 概述26
2.1.1 可編程邏輯器件發(fā)展歷程26
2.1.2 可編程邏輯器件分類27
2.1.3 可編程邏輯器件的優(yōu)勢30
2.1.4 可編程邏輯器件的發(fā)展趨勢30
2.2 PLD器件的基本結(jié)構(gòu)32
2.2.1 基本結(jié)構(gòu)32
2.2.2 電路符號33
2.2.3 PROM34
2.2.4 PLA35
2.2.5 PAL36
2.2.6 GAL37
2.3 CPLD/FPGA的結(jié)構(gòu)特點39
2.3.1 Lattice公司的CPLD/FPGA39
2.3.2 Xilinx公司的CPLD/FPGA41
2.3.3 Altera和Actel公司的CPLD/FPGA44
2.3.4 CPLD和FPGA的異同45
2.4 可編程邏輯器件的基本資源45
2.4.1 功能單元46
2.4.2 輸入-輸出焊盤46
2.4.3 布線資源47
2.4.4 片內(nèi)RAM49
2.5 可編程邏輯器件的編程工藝50
2.5.1 熔絲型開關(guān)50
2.5.2 反熔絲型開關(guān)51
2.5.3 浮柵編程器件51
2.5.4 基于SRAM的編程器件54
2.6 可編程邏輯器件的設(shè)計與開發(fā)54
2.6.1 CPLD/FPGA設(shè)計流程54
2.6.2 CPLD/FPGA開發(fā)工具57
2.6.3 CPLD/FPGA的應(yīng)用選擇59
2.7 可編程邏輯器件的測試技術(shù)61
2.7.1 邊界掃描測試原理62
2.7.2 IEEE 1149.1標準62
2.7.3 邊界掃描策略及相關(guān)工具66
習題266
第3章 典型FPGA/CPLD的結(jié)構(gòu)與配置68
3.1 Stratix高端FPGA系列68
3.1.1 Stratix器件68
3.1.2 Stratix II器件71
3.2 Cyclone低成本FPGA系列74
3.2.1 Cyclone器件74
3.2.2 Cyclone II器件78
3.3 典型CPLD器件84
3.3.1 MAX II器件84
3.3.2 MAX 7000器件85
3.4 FPGA/CPLD的配置87
3.4.1 CPLD器件的配置88
3.4.2 FPGA器件的配置89
習題393
第4章 原理圖與宏功能模塊設(shè)計94
4.1 Quartus II原理圖設(shè)計94
4.1.1 半加器原理圖輸入94
4.1.2 半加器編譯97
4.1.3 半加器仿真99
4.1.4 全加器設(shè)計與仿真101
4.2 Quartus II的優(yōu)化設(shè)置102
4.2.1 Settings設(shè)置102
4.2.2 分析與綜合設(shè)置104
4.2.3 優(yōu)化布局布線104
4.2.4 使用設(shè)計助手檢查設(shè)計可靠性110
4.3 Quartus II的時序分析112
4.3.1 時序設(shè)置與分析112
4.3.2 時序逼近115
4.4 宏功能模塊設(shè)計117
4.4.1 Megafunctions庫117
4.4.2 Maxplus2庫126
4.4.3 Primitives庫127
習題4129
第5章 VHDL設(shè)計輸入方式132
5.1 Quartus II的VHDL輸入設(shè)計132
5.1.1 創(chuàng)建工程文件133
5.1.2 編譯134
5.1.3 仿真136
5.2 Synplify Pro的VHDL輸入設(shè)計137
5.2.1 用Synplify Pro綜合的過程139
5.2.2 Synplify Pro與Quartus II的接口142
5.3 Synplify的VHDL輸入設(shè)計143
習題5146
第6章 VHDL結(jié)構(gòu)與要素147
6.1 實體147
6.1.1 類屬參數(shù)說明148
6.1.2 端口說明149
6.1.3 實體描述舉例150
6.2 結(jié)構(gòu)體151
6.2.1 結(jié)構(gòu)體的命名151
6.2.2 結(jié)構(gòu)體信號定義語句152
6.2.3 結(jié)構(gòu)體功能描述語句152
6.2.4 結(jié)構(gòu)體描述方法152
6.3 VHDL庫154
6.3.1 庫的種類154
6.3.2 庫的用法155
6.4 VHDL程序包157
6.4.1 程序包組成和格式157
6.4.2 VHDL標準程序包158
6.5 配置159
6.5.1 默認配置159
6.5.2 結(jié)構(gòu)體的配置161
6.6 VHDL文字規(guī)則163
6.6.1 標志符163
6.6.2 數(shù)字164
6.6.3 字符串164
6.7 VHDL數(shù)據(jù)類型165
6.7.1 預(yù)定義數(shù)據(jù)類型165
6.7.2 自定義數(shù)據(jù)類型167
6.7.3 用戶自定義的子類型169
6.7.4 數(shù)據(jù)類型的轉(zhuǎn)換169
6.8 VHDL操作符171
6.8.1 邏輯操作符171
6.8.2 關(guān)系操作符171
6.8.3 算術(shù)操作符172
6.8.4 并置操作符173
6.8.5 操作符重載173
6.9 數(shù)據(jù)對象174
6.9.1 常量174
6.9.2 變量175
6.9.3 信號176
6.9.4 文件176
習題6177
第7章 VHDL基本語句與基本設(shè)計178
7.1 順序語句178
7.1.1 賦值語句178
7.1.2 IF語句178
7.1.3 CASE語句181
7.1.4 LOOP語句182
7.1.5 NEXT語句184
7.1.6 EXIT語句184
7.1.7 WAIT語句185
7.1.8 子程序調(diào)用語句186
7.2 并行語句188
7.2.1 并行信號賦值語句188
7.2.2 進程語句191
7.2.3 并行過程調(diào)用語句192
7.2.4 元器件例化語句193
7.2.5 生成語句195
7.3 VHDL組合邏輯電路設(shè)計198
7.4 VHDL時序邏輯電路設(shè)計204
7.4.1 觸發(fā)器204
7.4.2 寄存器206
7.4.3 計數(shù)器207
7.4.4 分頻器208
習題7211
第8章 VHDL設(shè)計進階212
8.1 VHDL行為描述方式212
8.2 VHDL結(jié)構(gòu)化描述方式214
8.3 VHDL RTL描述方式217
8.4 有限狀態(tài)機（FSM）設(shè)計218
8.4.1 Moore和Mealy狀態(tài)機的選擇218
8.4.2 有限狀態(tài)機的描述方式220
8.4.3 有限狀態(tài)機的同步和復位228
8.4.4 改進的Moore型有限狀態(tài)機234
8.4.5 小結(jié)239
習題8240
第9章 數(shù)字接口實例及分析242
9.1 ST-BUS總線接口設(shè)計242
9.1.1 ST-BUS總線時序關(guān)系242
9.1.2 ST-BUS總線接口實例244
9.2 數(shù)字復接分接接口技術(shù)及設(shè)計248
9.2.1 數(shù)字復接分接接口技術(shù)原理249
9.2.2 同步數(shù)字復接分接接口設(shè)計實例250
9.3 I2C接口設(shè)計256
9.3.1 I2C總線工作原理257
9.3.2 I2C總線接口設(shè)計實例259
9.4 GMSK基帶調(diào)制接口設(shè)計265
9.4.1 GMSK調(diào)制基本原理265
9.4.2 GMSK調(diào)制實現(xiàn)的基本方法267
9.4.3 GMSK基帶調(diào)制接口的實現(xiàn)代碼268
習題9286
第10章 通信算法實例及分析287
10.1 偽隨機序列的產(chǎn)生、檢測設(shè)計287
10.1.1 m序列的產(chǎn)生287
10.1.2 m序列的性質(zhì)288
10.1.3 m序列發(fā)生器的VHDL設(shè)計288
10.1.4 m序列檢測電路的VHDL設(shè)計290
10.2 比特同步設(shè)計294
10.2.1 鎖相功能的自同步法原理294
10.2.2 鎖相比特同步的EDA實現(xiàn)方法296
10.3 基帶差分編碼設(shè)計305
10.3.1 PSK調(diào)制和差分編碼原理305
10.3.2 PSK差分編碼設(shè)計308
10.4 FIR濾波器設(shè)計314
10.4.1 FIR濾波器簡介314
10.4.2 使用MATLAB設(shè)計FIR濾波器316
10.4.3 FIR濾波器的FPGA普通設(shè)計317
10.4.4 FIR濾波器的并行FPGA優(yōu)化設(shè)計319
習題10326
參考文獻327
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