目 錄

第1章 EDA技術(shù)概述 1
1.1 EDA技術(shù)及其發(fā)展歷程 1
1.2 Top-down設(shè)計(jì)思路 3
1.2.1 Top-down設(shè)計(jì) 3
1.2.2 Bottom-up設(shè)計(jì) 4
1.3 IP核復(fù)用 5
1.3.1 IP核復(fù)用技術(shù) 5
1.3.2 片上系統(tǒng)SoC 6
1.4 EDA設(shè)計(jì)的流程 6
1.4.1 設(shè)計(jì)輸入 7
1.4.2 綜合 7
1.4.3 布局布線 8
1.4.4 時(shí)序分析與時(shí)序約束 8
1.4.5 功能仿真與時(shí)序仿真 8
1.4.6 編程與配置 9
1.5 常用的EDA工具軟件 9
1.6 EDA技術(shù)的發(fā)展趨勢 12
習(xí)題1 13
第2章 FPGA/CPLD器件 14
2.1 PLD器件概述 14
2.1.1 PLD器件的發(fā)展歷程 14
2.1.2 PLD器件的分類 15
2.2 PLD的原理與結(jié)構(gòu) 16
2.2.1 PLD器件的結(jié)構(gòu) 17
2.2.2 PLD電路的表示方法 17
2.3 低密度PLD的原理與結(jié)構(gòu) 18
2.4 CPLD的原理與結(jié)構(gòu) 22
2.4.1 宏單元結(jié)構(gòu) 22
2.4.2 典型CPLD的結(jié)構(gòu) 23
2.5 FPGA的原理與結(jié)構(gòu) 24
2.5.1 查找表結(jié)構(gòu) 25
2.5.2 典型FPGA的結(jié)構(gòu) 27
2.6 FPGA/CPLD的編程工藝 30
2.7 邊界掃描測試技術(shù) 33
習(xí)題2 35
第3章 FPGA/CPLD的結(jié)構(gòu)與配置 36
3.1 FPGA/CPLD器件概述 36
3.2 MAX 10器件結(jié)構(gòu) 38
3.3 Cyclone IV器件結(jié)構(gòu) 42
3.4 FPGA/CPLD的編程與配置 43
3.4.1 在系統(tǒng)可編程 43
3.4.2 Cyclone IV器件的配置 44
3.4.3 MAX 10器件的配置 47
3.5 FPGA/CPLD的發(fā)展趨勢 48
習(xí)題3 49
第4章 原理圖與基于IP核的設(shè)計(jì) 50
4.1 Quartus Prime設(shè)計(jì)流程 50
4.2 Quartus Prime原理圖設(shè)計(jì) 51
4.2.1 半加器原理圖設(shè)計(jì)輸入 51
4.2.2 1位全加器設(shè)計(jì)輸入 55
4.2.3 編譯 57
4.2.4 仿真 58
4.2.5 下載 62
4.3 用IP核設(shè)計(jì)計(jì)數(shù)器 66
4.4 用ROM核設(shè)計(jì)乘法器 71
4.4.1 用原理圖方式實(shí)現(xiàn) 71
4.4.2 用文本例化ROM實(shí)現(xiàn) 77
4.5 SignalTap II的使用方法 78
4.6 Quartus Prime的優(yōu)化設(shè)置 82
習(xí)題4 85
第5章 VHDL設(shè)計(jì)初步 88
5.1 VHDL的歷史 88
5.2 用VHDL設(shè)計(jì)組合電路 89
5.3 用VHDL設(shè)計(jì)時(shí)序電路 92
5.4 實(shí)體 94
5.4.1 類屬參數(shù)說明 94
5.4.2 端口說明 96
5.5 結(jié)構(gòu)體 96
5.6 VHDL庫和程序包 97
5.6.1 庫 97
5.6.2 程序包 98
5.7 配置 100
5.8 子程序 103
5.8.1 過程 103
5.8.2 函數(shù) 104
5.8.3 過程、函數(shù)的使用方法 104
習(xí)題5 108
第6章 VHDL結(jié)構(gòu)與要素 109
6.1 標(biāo)識符 109
6.2 數(shù)據(jù)對象 109
6.2.1 常量 110
6.2.2 變量 110
6.2.3 信號 111
6.2.4 別名 111
6.3 VHDL數(shù)據(jù)類型 112
6.3.1 VHDL標(biāo)準(zhǔn)數(shù)據(jù)類型 112
6.3.2 INTEGER數(shù)據(jù)類型 114
6.3.3 IEEE預(yù)定義數(shù)據(jù)類型 115
6.3.4 UNSIGNED、SIGNED
數(shù)據(jù)類型 115
6.3.5 用戶自定義數(shù)據(jù)類型 117
6.3.6 數(shù)組（ARRAY） 119
6.4 數(shù)據(jù)類型的轉(zhuǎn)換與位寬轉(zhuǎn)換 120
6.4.1 數(shù)據(jù)類型的轉(zhuǎn)換 120
6.4.2 位寬轉(zhuǎn)換 122
6.5 VHDL運(yùn)算符 123
6.4.1 邏輯運(yùn)算符 123
6.4.2 關(guān)系運(yùn)算符 124
6.4.3 算術(shù)運(yùn)算符 124
6.4.4 并置運(yùn)算符 126
6.4.5 運(yùn)算符重載 127
6.4.6 省略賦值運(yùn)算符 128
習(xí)題6 129
第7章 VHDL基本語句 130
7.1 順序語句 130
7.1.1 賦值語句 130
7.1.2 IF語句 130
7.1.3 CASE語句 135
7.1.4 LOOP語句 138
7.1.5 NEXT與EXIT語句 141
7.1.6 WAIT語句 141
7.1.7 子程序調(diào)用語句 142
7.1.8 斷言語句 143
7.1.9 REPORT語句 143
7.1.10 NULL語句 144
7.2 并 行 語 句 145
7.2.1 并行信號賦值語句 145
7.2.2 進(jìn)程語句 149
7.2.3 塊語句 151
7.2.4 元件例化語句 152
7.2.5 生成語句 154
7.2.6 并行過程調(diào)用語句 156
7.3 屬性說明與定義語句 156
7.3.1 數(shù)據(jù)類型屬性 157
7.3.2 數(shù)組屬性 157
7.3.3 信號屬性 158
習(xí)題7 159
第8章 VHDL設(shè)計(jì)進(jìn)階 161
8.1 行為描述 161
8.2 數(shù)據(jù)流描述 162
8.3 結(jié)構(gòu)描述 163
8.3.1 用結(jié)構(gòu)描述實(shí)現(xiàn)1位全加器 163
8.3.2 用結(jié)構(gòu)描述設(shè)計(jì)4位加法器 165
8.3.3 用結(jié)構(gòu)描述設(shè)計(jì)8位加法器 165
8.4 三態(tài)邏輯設(shè)計(jì) 166
8.5 分頻器設(shè)計(jì) 168
8.5.1 占空比為50%的奇數(shù)分頻 168
8.5.2 半整數(shù)分頻 169
8.5.3 數(shù)控分頻器 170
8.6 乘法器設(shè)計(jì) 171
8.6.1 用乘法運(yùn)算符實(shí)現(xiàn) 171
8.6.2 移位相加乘法器 173
8.6.3 查找表乘法器 174
8.7 存儲(chǔ)器設(shè)計(jì) 178
8.7.1 用數(shù)組例化存儲(chǔ)器 179
8.7.2 例化lpm_rom模塊實(shí)現(xiàn)
存儲(chǔ)器 181
8.8 流水線設(shè)計(jì) 183
8.9 資源共享設(shè)計(jì) 186
8.10 用鎖相環(huán)IP核實(shí)現(xiàn)倍頻和相移 188
8.10.1 鎖相環(huán) 188
8.10.2 鎖相環(huán)IP核的定制 188
8.10.3 鎖相環(huán)例化和仿真 190
習(xí)題8 192
第9章 VHDL有限狀態(tài)機(jī)設(shè)計(jì) 194
9.1 有限狀態(tài)機(jī) 194
9.1.1 有限狀態(tài)機(jī)簡介 194
9.1.2 枚舉數(shù)據(jù)類型 196
9.2 有限狀態(tài)機(jī)的描述方式 197
9.2.1 三進(jìn)程表述方式 197
9.2.2 雙進(jìn)程表述方式 198
9.2.3 單進(jìn)程表述方式 200
9.3 狀 態(tài) 編 碼 201
9.3.1 常用的編碼方式 201
9.3.2 狀態(tài)編碼的定義 203
9.3.3 用屬性指定狀態(tài)編碼方式 206
9.4 有限狀態(tài)機(jī)設(shè)計(jì)要點(diǎn) 207
9.4.1 起始狀態(tài)的選擇和復(fù)位 207
9.4.2 多余狀態(tài)的處理 208
9.5 用有限狀態(tài)機(jī)控制流水燈 209
9.6 用狀態(tài)機(jī)控制交通燈 216
9.7 用狀態(tài)機(jī)控制字符液晶 217
習(xí)題9 223
第10章 VHDL驅(qū)動(dòng)常用IO外設(shè) 225
10.1 4×4矩陣鍵盤 225
10.2 漢字圖形點(diǎn)陣液晶 231
10.3 VGA顯示器 237
10.3.1 VGA顯示原理與時(shí)序 237
10.3.2 VGA彩條信號發(fā)生器 239
10.3.3 VGA圖像顯示 243
10.4 TFT液晶屏 248
10.4.1 TFT液晶屏 248
10.4.2 TFT液晶屏顯示彩色圓環(huán) 251
10.4.3 TFT液晶屏顯示動(dòng)態(tài)矩形 256
10.5 音樂演奏電路 260
10.5.1 音樂演奏實(shí)現(xiàn)的方法 261
10.5.2 實(shí)現(xiàn)與下載 262
習(xí)題10 265
第11章 TEST BENCH仿真與時(shí)序分析 267
11.1 VHDL仿真 267
11.2 VHDL測試平臺 267
11.2.1 用VHDL描述仿真激勵(lì)
信號 268
11.2.2 用TEXTIO進(jìn)行仿真 271
11.3 ModelSim SE仿真實(shí)例 274
11.3.1 圖形界面仿真方式 276
11.3.2 命令行仿真方式 280
11.3.3 ModelSim SE時(shí)序仿真 281
11.4 時(shí)序約束與時(shí)序分析 282
11.4.1 時(shí)序分析的有關(guān)概念 283
11.4.2 用Timing Analyzer進(jìn)行
時(shí)序分析 285
習(xí)題11 289
第12章 VHDL設(shè)計(jì)實(shí)例 292
12.1 標(biāo)準(zhǔn)PS/2鍵盤 292
12.2 超聲波測距 296
12.3 m序列與Gold碼產(chǎn)生器 301
12.3.1 m序列產(chǎn)生器 301
12.3.2 Gold碼產(chǎn)生器 305
12.4 數(shù)字過零檢測和等精度頻率測量 306
12.4.1 數(shù)字過零檢測 306
12.4.2 等精度頻率測量 308
12.3.3 數(shù)字測量系統(tǒng) 309
12.5 FIR濾波器 312
12.5.1 FIR濾波器的參數(shù)設(shè)計(jì) 312
12.5.2 FIR濾波器的FPGA實(shí)現(xiàn) 316
12.5.3 下載與驗(yàn)證 319
習(xí)題12 320
附錄 VHDL保留字 322
參考文獻(xiàn) 323