Verilog HDL與FPGA數(shù)字系統(tǒng)設(shè)計 第2版
定 價：99 元
叢書名：電子與嵌入式系統(tǒng)設(shè)計叢書
- 作者：主編羅杰
- 出版時間：2022/3/1
- ISBN：9787111575757
- 出 版 社：機(jī)械工業(yè)出版社
- 中圖法分類：TP332.1
- 頁碼：
- 紙張：膠版紙
- 版次：
- 開本：16開
本書是根據(jù)數(shù)字技術(shù)的發(fā)展和EDA課程教學(xué)要求，以及作者多年教學(xué)與實(shí)踐經(jīng)驗的基礎(chǔ)上而編寫的，目標(biāo)是快速地提高讀者的數(shù)字電路（或系統(tǒng)）設(shè)計能力。內(nèi)容覆蓋了數(shù)字邏輯基礎(chǔ)、Verilog HDL基礎(chǔ)知識與建模方法、有限狀態(tài)機(jī)設(shè)計、可編程邏輯器件及其開發(fā)工具、數(shù)字電路與系統(tǒng)設(shè)計實(shí)例、靜態(tài)時序分析工具以及可編程片上系統(tǒng)等相關(guān)知識。
本書將數(shù)字邏輯設(shè)計和Verilog HDL有機(jī)地結(jié)合在一起，以可綜合的Verilog設(shè)計為重點(diǎn)，方便讀者快速地掌握Verilog HDL建模方法，以及用FPGA實(shí)現(xiàn)數(shù)字電路（或系統(tǒng)）的技巧。本書以Quartus Prime 18.1等軟件為工具，所有程序都通過了DE2-115（或DE1-SOC）開發(fā)板的硬件測試，讀者可參考使用。
本書可用作高等院校電氣信息類等專業(yè)本、�？粕慕滩幕蚪虒W(xué)參考書，也可以作為電子技術(shù)課程設(shè)計、電子設(shè)計大賽或數(shù)字系統(tǒng)設(shè)計工程技術(shù)人員學(xué)習(xí)EDA技術(shù)的參考書。
1.華中科技大學(xué)全國大學(xué)生電子設(shè)計競賽培訓(xùn)教材。2.將數(shù)字電路和Verilog HDL相互結(jié)合，用FPGA實(shí)現(xiàn)電路，實(shí)踐性強(qiáng)。3.配合在大學(xué)中廣泛使用的FPGA平臺，課程資源和實(shí)例豐富，便于老師開設(shè)新課程。教輔資源（PPT、實(shí)例代碼等）可以在華章圖書網(wǎng)站該書的鏈接下載。
《Verilog HDL與FPGA數(shù)字系統(tǒng)設(shè)計》一書自2015年出版以來，得到了廣大讀者的關(guān)心與支持，已經(jīng)重印9次。但是，隨著FPGA/CPLD數(shù)字系統(tǒng)設(shè)計技術(shù)的飛速發(fā)展，原書中有些內(nèi)容已顯得陳舊。因此，這一版本在初版的基礎(chǔ)上主要進(jìn)行了如下修訂：
1）更新了部分FPGA器件內(nèi)容，新增可編程片上系統(tǒng)（System On Programmable Chip，SOPC）技術(shù)的硬件及軟件開發(fā)。為壓縮篇幅，刪除了第1版第10章“異步串口通信及UART實(shí)現(xiàn)”。
2）全面梳理，更正錯誤和疏漏，完善內(nèi)容；改寫了部分示例代碼，使之更規(guī)范，增加了若干示例。本書所有Verilog代碼均經(jīng)過實(shí)際的下載和驗證，F(xiàn)PGA開發(fā)平臺為DE2-115和DE1-SOC。
3）本書以Quartus Prime 18.1和ModelSim 10.5b等設(shè)計軟件為工具。
目前，硬件描述語言和FPGA設(shè)計技術(shù)在教學(xué)、科研和大學(xué)生電子設(shè)計競賽等各種賽事活動中起著重要作用，很多學(xué)校單獨(dú)開設(shè)“EDA技術(shù)”課程，以便學(xué)生能夠掌握這些技術(shù)。本書可作為EDA技術(shù)、FPGA開發(fā)或數(shù)字系統(tǒng)設(shè)計方面的入門教材，并且不要求讀者掌握數(shù)字電路基礎(chǔ)知識。
參加本版修訂工作的有華中科技大學(xué)的羅杰（第1～5章，第7、8章及附錄）和王貞炎（第10章），武漢工程大學(xué)的楊志芳（第6、9章），中南民族大學(xué)的陳軍波（第11、12章）。羅杰為主編，負(fù)責(zé)全書的策劃、組織和定稿。
本書在修訂過程中，得到華中科技大學(xué)教務(wù)處的立項支持，還得到Intel FPGA大學(xué)計劃部經(jīng)理袁亞東先生的幫助，在此表示衷心的感謝。由于EDA技術(shù)發(fā)展速度快，各種FPGA器件不斷更新?lián)Q代，加之編者水平有限，書中一定會有疏漏和不妥之處，歡迎廣大讀者批評指正，并幫助我們不斷改進(jìn)。您可以發(fā)送郵件到1210286415@qq.com，我們會閱讀所有來信，并盡快給予回復(fù)。
編者
2021年8月
前言
第1版前言
教學(xué)建議
篇 數(shù)字系統(tǒng)基礎(chǔ)
第1章 數(shù)字邏輯設(shè)計基礎(chǔ) / 2
本章目的 / 2
1.1 數(shù)制及其相互轉(zhuǎn)換 / 2
1.1.1 數(shù)制 / 2
1.1.2 不同進(jìn)制數(shù)的相互轉(zhuǎn)換 / 4
1.2 二進(jìn)制代碼 / 5
1.2.1 二-十進(jìn)制編碼 / 5
1.2.2 格雷碼 / 6
1.2.3 奇偶校驗碼 / 8
1.2.4 ASCII字符編碼 / 9
1.3 邏輯運(yùn)算及邏輯門 / 11
1.3.1 基本邏輯運(yùn)算 / 11
1.3.2 常用復(fù)合邏輯運(yùn)算 / 14
1.3.3 集成邏輯門電路簡介 / 15
1.3.4 三態(tài)門 / 20
1.4 邏輯代數(shù)的基本公式和規(guī)則 / 21
1.4.1 邏輯代數(shù)的基本定律和恒等式 / 21
1.4.2 邏輯代數(shù)的基本規(guī)則 / 22
1.4.3 邏輯函數(shù)表達(dá)式的形式 / 23
1.5 邏輯函數(shù)的代數(shù)化簡法 / 25
1.6 邏輯函數(shù)的卡諾圖化簡法 / 26
1.6.1 邏輯函數(shù)的小項及其性質(zhì) / 26
1.6.2 邏輯函數(shù)的小項表達(dá)式 / 27
1.6.3 用卡諾圖表示邏輯函數(shù) / 28
1.6.4 用卡諾圖化簡邏輯函數(shù) / 31
1.6.5 用卡諾圖化簡含無關(guān)項的邏輯函數(shù) / 33
1.7 組合邏輯電路設(shè)計 / 35
1.7.1 設(shè)計組合邏輯電路的一般步驟 / 35
1.7.2 組合邏輯電路設(shè)計舉例 / 36
小結(jié) / 40
習(xí)題 / 40
第2章 Verilog HDL入門與功能仿真 / 42
本章目的 / 42
2.1 硬件描述語言簡介 / 42
2.1.1 硬件描述語言的起源 / 42
2.1.2 硬件描述語言的特點(diǎn) / 43
2.2 Verilog HDL程序的基本結(jié)構(gòu) / 44
2.2.1 Verilog HDL模塊組成 / 44
2.2.2 Verilog HDL模塊舉例 / 45
2.3 編寫測試模塊 / 47
2.4 ModelSim仿真軟件的使用 / 49
2.4.1 創(chuàng)建工作目錄 / 50
2.4.2 輸入源文件 / 50
2.4.3 建立工作庫 / 50
2.4.4 編譯設(shè)計文件 / 50
2.4.5 將設(shè)計文件載入仿真器 / 52
2.4.6 運(yùn)行仿真 / 53
2.4.7 調(diào)試結(jié)果 / 54
2.5 Verilog HDL基本語法規(guī)則 / 57
2.5.1 詞法規(guī)定 / 57
2.5.2 邏輯值集合 / 57
2.5.3 常量及其表示 / 58
2.5.4 數(shù)據(jù)類型 / 60
2.6 編譯指令、系統(tǒng)任務(wù)和系統(tǒng)函數(shù) / 67
2.6.1 Verilog HDL編譯器指令 / 67
2.6.2 Verilog HDL系統(tǒng)任務(wù) / 69
2.6.3 Verilog HDL系統(tǒng)函數(shù) / 71
小結(jié) / 72
習(xí)題 / 73
第3章 組合邏輯電路建模 / 74
本章目的 / 74
3.1 Verilog HDL門級建模 / 74
3.1.1 多輸入門 / 74
3.1.2 多輸出門 / 76
3.1.3 三態(tài)門 / 76
3.1.4 門級建模舉例 / 77
3.2 Verilog HDL數(shù)據(jù)流建模 / 79
3.2.1 數(shù)據(jù)流建模 / 79
3.2.2 表達(dá)式與操作數(shù) / 82
3.2.3 運(yùn)算符 / 82
3.2.4 運(yùn)算符的優(yōu)先級別 / 87
3.3 組合電路的行為級建模 / 88
3.4 分層次的電路設(shè)計方法 / 96
3.4.1 設(shè)計方法 / 96
3.4.2 模塊實(shí)例引用語句 / 98
3.4.3 迭代結(jié)構(gòu) / 100
3.5 常用組合電路及其設(shè)計 / 102
3.5.1 編碼器 / 103
3.5.2 二進(jìn)制譯碼器 / 104
3.5.3 七段顯示譯碼器 / 106
3.5.4 二進(jìn)制數(shù)與8421碼的轉(zhuǎn)換 / 108
小結(jié) / 115
習(xí)題 / 115
第4章 時序邏輯電路建模 / 119
本章目的 / 119
4.1 鎖存器 / 119
4.1.1 基本SR鎖存器 / 119
4.1.2 門控D鎖存器 / 121
4.1.3 門控D鎖存器的Verilog HDL建模 / 122
4.2 觸發(fā)器 / 123
4.2.1 D觸發(fā)器的邏輯功能 / 123
4.2.2 有清零輸入和預(yù)置輸入的D觸發(fā)器 / 124
4.2.3 有使能端的D觸發(fā)器 / 125
4.2.4 時序邏輯電路建�；A(chǔ) / 126
4.2.5 D觸發(fā)器及其應(yīng)用電路的建模 / 128
4.3 寄存器和移位寄存器 / 131
4.3.1 寄存器建模 / 131
4.3.2 移位寄存器建模 / 132
4.3.3 移位寄存器應(yīng)用電路建模 / 136
4.4 同步計數(shù)器 / 138
4.4.1 同步計數(shù)器的設(shè)計 / 138
4.4.2 同步計數(shù)器的Verilog HDL建模 / 142
4.5 Verilog HDL函數(shù)與任務(wù)的使用 / 146
4.5.1 函數(shù)說明語句 / 146
4.5.2 任務(wù)說明語句 / 149
4.6 m序列碼產(chǎn)生電路設(shè)計 / 151
小結(jié) / 155
習(xí)題 / 156
第5章 有限狀態(tài)機(jī)設(shè)計 / 158
本章目的 / 158
5.1 狀態(tài)機(jī)的基本概念 / 158
5.1.1 狀態(tài)機(jī)的基本結(jié)構(gòu)及類型 / 158
5.1.2 狀態(tài)機(jī)的狀態(tài)圖表示法 / 159
5.1.3 狀態(tài)機(jī)的設(shè)計步驟 / 160
5.2 基于Verilog HDL的狀態(tài)機(jī)描述方法 / 160
5.2.1 狀態(tài)圖的建立過程 / 160
5.2.2 狀態(tài)圖的描述方法 / 161
5.3 狀態(tài)機(jī)設(shè)計中的關(guān)鍵技術(shù) / 165
5.3.1 狀態(tài)編碼 / 165
5.3.2 消除輸出端產(chǎn)生的毛刺 / 166
5.3.3 使用One-Hot編碼方案設(shè)計狀態(tài)機(jī) / 168
5.4 狀態(tài)機(jī)設(shè)計舉例 / 170
5.4.1 十字路口交通燈控制電路設(shè)計 / 170
5.4.2 汽車尾燈控制電路設(shè)計 / 176
小結(jié)
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