FPGA設(shè)計(jì)與VHDL實(shí)現(xiàn)
定 價(jià)：59.9 元
- 作者：王金明編著
- 出版時(shí)間：2021/1/1
- ISBN：9787121387678
- 出 版 社：電子工業(yè)出版社
- 中圖法分類：TP332.1
- 頁(yè)碼：316
- 紙張：
- 版次：1
- 開(kāi)本：16K
本書(shū)主要內(nèi)容包括EDA技術(shù)概述、FPGA/CPLD器件、Ouartus Prime使用指南、VHDL設(shè)計(jì)初步、VHDL結(jié)構(gòu)與要素、VHDL基本語(yǔ)句、VHDL設(shè)計(jì)進(jìn)階、VHDL有限狀態(tài)機(jī)設(shè)計(jì)、VHDL數(shù)字設(shè)計(jì)與優(yōu)化、VHDL的Test Bench仿真、VHDL設(shè)計(jì)實(shí)例等。全書(shū)以Quartus Prime、ModelSim SE軟件為工具，以VHDL為議計(jì)語(yǔ)言，以可綜合的設(shè)計(jì)為重點(diǎn)，通過(guò)諸多精選設(shè)計(jì)案例，闡述數(shù)字系統(tǒng)設(shè)計(jì)方法與設(shè)計(jì)思想，由淺入深地介紹VHDL工程開(kāi)發(fā)的手段與技能。
王金明，博士，副教授、碩士研究生導(dǎo)師。曾獲軍隊(duì)科步1項(xiàng)，軍隊(duì)科步3項(xiàng)，軍隊(duì)科步5項(xiàng)，獲軍隊(duì)級(jí)教學(xué)成果1項(xiàng)；獲國(guó)家發(fā)明專利授權(quán)2項(xiàng)，獲軟件著作授權(quán)1項(xiàng)；文80余篇，其中SCI、EI收錄30余篇；主編教材多部，并入選"十一五”規(guī)劃教材和"十二五”規(guī)劃教材；2013年獲軍隊(duì)院校育才獎(jiǎng)銀獎(jiǎng)；2014年由國(guó)家留學(xué)基金委資助，在美國(guó)威斯康星大學(xué)麥迪遜分校訪問(wèn)研究1年；指導(dǎo)本科生參加全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽，獲全國(guó)、多項(xiàng)。
第1章 EDA技術(shù)概述 001
1.1 EDA技術(shù)及其發(fā)展 002
1.2 Top-down設(shè)計(jì)與IP核復(fù)用 004
1.2.1 Top-down設(shè)計(jì) 004
1.2.2 Bottom-up設(shè)計(jì) 005
1.2.3 IP復(fù)用技術(shù)與SoC 005
1.3 數(shù)字設(shè)計(jì)的流程 006
1.3.1 設(shè)計(jì)輸入 007
1.3.2 綜合 007
1.3.3 布局布線 008
1.3.4 仿真 008
1.3.5 編程配置 009
1.4 常用的EDA工具軟件 009
1.5 EDA技術(shù)的發(fā)展趨勢(shì) 012
013
第2章 FPGA/CPLD器件 014
2.1 PLD器件概述 015
2.1.1 PLD器件的發(fā)展歷程 015
2.1.2 PLD器件的分類 015
2.2 PLD的基本原理與結(jié)構(gòu) 017
2.2.1 PLD器件的基本結(jié)構(gòu) 017
2.2.2 PLD電路的表示方法 018
2.3 低密度PLD的原理與結(jié)構(gòu) 019
2.4 CPLD的原理與結(jié)構(gòu) 023
2.4.1 宏單元結(jié)構(gòu) 023
2.4.2 典型CPLD的結(jié)構(gòu) 024
2.5 FPGA的原理與結(jié)構(gòu) 025
2.5.1 查找表結(jié)構(gòu) 025
2.5.2 Cyclone IV器件結(jié)構(gòu) 027
2.6 FPGA/CPLD的編程元件 030
2.7 邊界掃描測(cè)試技術(shù) 034
2.8 FPGA/CPLD的編程與配置 035
2.8.1 在系統(tǒng)可編程 035
2.8.2 FPGA器件的配置 036
2.8.3 Cyclone IV器件的編程 037
2.9 Intel的FPGA/CPLD器件 040
2.10 FPGA/CPLD的發(fā)展趨勢(shì) 043
043
第3章 Quartus Prime使用指南 044
3.1 Quartus Prime原理圖設(shè)計(jì) 046
3.1.1 半加器原理圖設(shè)計(jì)輸入 046
3.1.2 1位全加器設(shè)計(jì)輸入 049
3.1.3 1位全加器的編譯 050
3.1.4 1位全加器的仿真 052
3.1.5 1位全加器的下載 056
3.1.6 配置數(shù)據(jù)固化與脫機(jī)運(yùn)行 060
3.2 基于IP核的設(shè)計(jì) 062
3.2.1 用LPM_COUNTER設(shè)計(jì)模24方向可控計(jì)數(shù)器 063
3.2.2 用LPM_ROM模塊實(shí)現(xiàn)4×4無(wú)符號(hào)數(shù)乘法器 069
3.3 SignalTap II的使用方法 076
3.4 Quartus Prime的優(yōu)化設(shè)置與時(shí)序分析 080
084
第4章 VHDL設(shè)計(jì)初步 087
4.1 VHDL簡(jiǎn)介 088
4.2 VHDL組合電路設(shè)計(jì) 089
4.3 VHDL時(shí)序電路設(shè)計(jì) 093
098
第5章 VHDL結(jié)構(gòu)與要素 099
5.1 實(shí)體 100
5.1.1 類屬參數(shù)說(shuō)明 100
5.1.2 端口說(shuō)明 101
5.2 結(jié)構(gòu)體 102
5.3 VHDL庫(kù)和程 103
5.3.1 庫(kù) 103
5.3.2 程 106
5.4 配置 107
5.5 子程序 110
5.5.1 過(guò)程（PROCEDURE） 110
5.5.2 函數(shù)（FUNCTION） 112
5.6 VHDL文字規(guī)則 114
5.6.1 標(biāo)識(shí)符 114
5.6.2 數(shù)字 115
5.6.3 字符串 116
5.7 數(shù)據(jù)對(duì)象 116
5.7.1 常量 116
5.7.2 變量 117
5.7.3 信號(hào) 117
5.7.4 文件 118
5.8 VHDL數(shù)據(jù)類型 118
5.8.1 預(yù)定義數(shù)據(jù)類型 119
5.8.2 用戶自定義數(shù)據(jù)類型 122
5.8.3 數(shù)據(jù)類型的轉(zhuǎn)換 125
5.9 VHDL運(yùn)算符 127
5.9.1 邏輯運(yùn)算符 127
5.9.2 關(guān)系運(yùn)算符 127
5.9.3 算術(shù)運(yùn)算符 128
5.9.4 并置運(yùn)算符 129
5.9.5 運(yùn)算符重載 129
130
第6章 VHDL基本語(yǔ)句 132
6.1 順序語(yǔ)句 133
6.1.1 賦值語(yǔ)句 133
6.1.2 IF語(yǔ)句 133
6.1.3 CASE語(yǔ)句 139
6.1.4 LOOP語(yǔ)句 142
6.1.5 NEXT與EXIT語(yǔ)句 143
6.1.6 WAIT語(yǔ)句 144
6.1.7 子程序調(diào)用語(yǔ)句 146
6.1.8 斷言語(yǔ)句 146
6.1.9 REPORT語(yǔ)句 147
6.1.10 NULL語(yǔ)句 148
6.2 并行語(yǔ)句 148
6.2.1 并行信號(hào)賦值語(yǔ)句 148
6.2.2 程語(yǔ)句 153
6.2.3 塊語(yǔ)句 156
6.2.4 元件例化語(yǔ)句 157
6.2.5 生成語(yǔ)句 159
6.2.6 并行過(guò)程調(diào)用語(yǔ)句 161
6.3 屬性說(shuō)明與定義語(yǔ)句 162
6.3.1 數(shù)據(jù)類型屬性 162
6.3.2 數(shù)組屬性 163
6.3.3 信號(hào)屬性 164
165
第7章 VHDL設(shè)階 166
7.1 行為描述 167
7.2 數(shù)據(jù)流描述 168
7.3 結(jié)構(gòu)描述 169
7.3.1 用結(jié)構(gòu)描述設(shè)計(jì)1位全加器 169
7.3.2 用結(jié)構(gòu)描述設(shè)計(jì)4位加法器 171
7.3.3 用結(jié)構(gòu)描述設(shè)計(jì)8位加法器 172
7.4 三態(tài)邏輯設(shè)計(jì) 173
7.5 分頻器設(shè)計(jì) 175
7.5.1 占空比為50%的奇數(shù)分頻 175
7.5.2 半整數(shù)分頻 178
7.5.3 數(shù)控分頻器 179
7.6 用鎖相環(huán)IP核實(shí)現(xiàn)倍頻和相移 180
186
第8章 VHDL有限狀態(tài)機(jī)設(shè)計(jì) 187
8.1 有限狀態(tài)機(jī) 188
8.1.1 有限狀態(tài)機(jī)的描述 188
8.1.2 枚舉數(shù)據(jù)類型 190
8.2 有限狀態(tài)機(jī)的描述方式 192
8.2.1 程表述方式 192
8.2.2 程表述方式 193
8.2.3 程表述方式 196
8.3 狀態(tài)編碼 198
8.3.1 常用的編碼方式 199
8.3.2 用ATTRIBUTE編碼方式 200
8.3.3 用常行編碼 202
8.4 有限狀態(tài)機(jī)設(shè)計(jì)要點(diǎn) 203
8.4.1 起始狀態(tài)的選擇和復(fù)位 203
8.4.2 多余狀態(tài)的處理 205
8.5 有限狀態(tài)機(jī)應(yīng)用實(shí)例 206
8.5.1 用有限狀態(tài)機(jī)控制流水燈 206
8.5.2 用有限狀態(tài)機(jī)控制A/D采樣 209
211
第9章 VHDL數(shù)字設(shè)計(jì)與優(yōu)化 212
9.1 流水線設(shè)計(jì) 213
9.2 資源共享 216
9.3 4×4矩陣鍵盤(pán) 219
9.4 字 符 液 晶 224
9.5 漢字圖形點(diǎn)陣液晶 230
9.6 VGA顯示器 237
9.6.1 VGA顯示原理與時(shí)序 237
9.6.2 VGA彩條信號(hào)發(fā)生器 239
9.6.3 VGA圖像顯示與控制 244
9.7 音樂(lè)演奏電路 250
9.7.1 音樂(lè)演奏實(shí)現(xiàn)的方法 250
9.7.2 實(shí)現(xiàn)與下載 252
255
第10章 VHDL的Test Bench仿真 257
10.1 VHDL仿真概述 258
10.2 VHDL測(cè)臺(tái) 258
10.2.1 用VHDL描述仿真激勵(lì)信號(hào) 259
10.2.2 用TEXTI行仿真 262
10.3 ModelSim SE仿真實(shí)例 265
10.3.1 圖形界面仿真方式 268
10.3.2 命令行仿真方式 271
10.3.3 ModelSim SE時(shí)序仿真 272
0 275
第11章 VHDL設(shè)計(jì)實(shí)例 278
11.1 M序列產(chǎn)生器 279
11.2 Gold碼 283
11.3 數(shù)字過(guò)零檢測(cè)和等精度頻率測(cè)量 285
11.3.1 數(shù)字過(guò)零檢測(cè) 286
11.3.2 等精度頻率測(cè)量 287
11.3.3 數(shù)字測(cè)量系統(tǒng) 289
11.4 QPSK數(shù)字調(diào)制器 292
11.5 小型神經(jīng)網(wǎng)絡(luò) 301
11.6 數(shù)字AGC 305
1 314
附錄A VHDL關(guān)鍵字 315
參考文獻(xiàn) 316
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