本書通過大量實(shí)例由淺入深地介紹了數(shù)字電路和數(shù)字系統(tǒng)設(shè)計(jì)中的重要概念和知識(shí)要點(diǎn)。本書分兩大部分。第一部分重點(diǎn)關(guān)注數(shù)字電路設(shè)計(jì)層面，偏重基礎(chǔ)。第2章到第6章為Verilog語法與數(shù)字電路設(shè)計(jì)相關(guān)知識(shí)，包括常用語法、基本數(shù)字電路單元等。第7章到第9章重點(diǎn)介紹高級(jí)數(shù)字設(shè)計(jì)知識(shí)，包括數(shù)字系統(tǒng)架構(gòu)設(shè)計(jì)、復(fù)雜數(shù)字系統(tǒng)中常用的電路單元、算法，并給出了大量工程實(shí)例。第10章給出了一些重要的工程設(shè)計(jì)經(jīng)驗(yàn)，包括文檔管理、代碼設(shè)計(jì)、系統(tǒng)驗(yàn)證、高可靠性設(shè)計(jì)等。第二部分重點(diǎn)關(guān)注數(shù)字系統(tǒng)設(shè)計(jì)層面。第11章到第13章介紹了常用數(shù)字系統(tǒng)關(guān)鍵電路，包括與處理器系統(tǒng)相關(guān)的存儲(chǔ)結(jié)構(gòu)與存儲(chǔ)訪問技術(shù)、存儲(chǔ)介質(zhì)（硬盤、閃存、DDR等）與驅(qū)動(dòng)電路、處理器總線結(jié)構(gòu)與協(xié)議等。第14章和第15章介紹了電路可測(cè)性設(shè)計(jì)、靜態(tài)定時(shí)分析、芯片工程修改的相關(guān)知識(shí)。第16章和第17章從電路設(shè)計(jì)層面到系統(tǒng)設(shè)計(jì)層面介紹了降低電路功耗的方法。第18章到第20章介紹常用串行總線和串行通信協(xié)議，包括PCI Express、SATA、USB及以太網(wǎng)技術(shù)。
Kishore Mishra 20年前進(jìn)入Allied Telesyn International公司，最初從事以太網(wǎng)芯片設(shè)計(jì)。此后，他先后在Texas Instrument和Intel公司從事芯片設(shè)計(jì)和架構(gòu)設(shè)計(jì)。他感興趣和從事過的設(shè)計(jì)領(lǐng)域包括處理器外圍芯片組設(shè)計(jì)，PCI Express、SATA和DDR技術(shù)，芯片功率管理/低功耗設(shè)計(jì)技術(shù)。Kishore與他人合作創(chuàng)立了多家公司，設(shè)計(jì)了PCI Express和SATA控制器芯片內(nèi)核。作為ASIC Architect公司的CEO，帶領(lǐng)公司設(shè)計(jì)了很多在業(yè)界很有影響力的IP核。在2008年，ASIC Architect公司被Gennum公司收購，他開始負(fù)責(zé)設(shè)計(jì)PCI Express交換芯片，并擔(dān)任數(shù)字IP部門負(fù)責(zé)人。他負(fù)責(zé)設(shè)計(jì)的PCI Express交換芯片IP核被很多大型公司使用并實(shí)現(xiàn)了量產(chǎn)。他曾在多個(gè)國(guó)際會(huì)議上發(fā)表論文并持有3項(xiàng)美國(guó)專利。Kishore近年來專注于教材編寫，分享20年來積累的數(shù)字系統(tǒng)設(shè)計(jì)知識(shí)和經(jīng)驗(yàn)。
Kishore Mishra 20年前進(jìn)入Allied Telesyn International公司，最初從事以太網(wǎng)芯片設(shè)計(jì)。此后，他先后在Texas Instrument和Intel公司從事芯片設(shè)計(jì)和架構(gòu)設(shè)計(jì)。他感興趣和從事過的設(shè)計(jì)領(lǐng)域包括處理器外圍芯片組設(shè)計(jì)，PCI Express、SATA和DDR技術(shù)，芯片功率管理/低功耗設(shè)計(jì)技術(shù)。Kishore與他人合作創(chuàng)立了多家公司，設(shè)計(jì)了PCI Express和SATA控制器芯片內(nèi)核。作為ASIC Architect公司的CEO，帶領(lǐng)公司設(shè)計(jì)了很多在業(yè)界很有影響力的IP核。在2008年，ASIC Architect公司被Gennum公司收購，他開始負(fù)責(zé)設(shè)計(jì)PCI Express交換芯片，并擔(dān)任數(shù)字IP部門負(fù)責(zé)人。他負(fù)責(zé)設(shè)計(jì)的PCI Express交換芯片IP核被很多大型公司使用并實(shí)現(xiàn)了量產(chǎn)。他曾在多個(gè)國(guó)際會(huì)議上發(fā)表論文并持有3項(xiàng)美國(guó)專利。Kishore近年來專注于教材編寫，分享20年來積累的數(shù)字系統(tǒng)設(shè)計(jì)知識(shí)和經(jīng)驗(yàn)。
第1章 緒論
第2章 寄存器傳輸語言（RTL）
第3章 可綜合的Verilog――用于電路設(shè)計(jì)
3．1 什么是Verilog
3．2 Verilog的發(fā)展歷史
3．3 Verilog的結(jié)構(gòu)
3．4 硬件RTL代碼的執(zhí)行
3．5 Verilog模塊分析
3．6 Verilog中的觸發(fā)器
3．6．1 帶RST復(fù)位引腳的觸發(fā)器
3．6．2 沒有復(fù)位引腳的觸發(fā)器
3．7 組合邏輯
3．7．1 always塊語句
3．7．2 case和if-else語句
3．7．3 賦值語句
3．8 Verilog操作符
3．8．1 操作符描述
3．8．2 操作符的執(zhí)行順序
3．8．3 Verilog中的注釋
3．9 可重用和模塊化設(shè)計(jì)
3．9．1 參數(shù)化設(shè)計(jì)
3．9．2 Verilog函數(shù)
3．9．3 Verilog中的generate結(jié)構(gòu)
3．9．4 Verilog中的`ifdef
3．9．5 數(shù)組、多維數(shù)組
第4章 用于驗(yàn)證的Verilog語法
4．1 Verilog的測(cè)試平臺(tái)
4．2 initial語句
4．3 Verilog 系統(tǒng)任務(wù)
4．3．1 $finish/$stop
4．3．2 $display/$monitor
4．3．3 $time，$realtime
4．3．4 $random/$random（seed）
4．3．5 $save
4．3．6 $readmemh/$writememh
4．3．7 $fopen/$fclose
4．4 任務(wù)
4．5 存儲(chǔ)器建模
4．6 其他Verilog語法結(jié)構(gòu)
4．6．1 while循環(huán)
4．6．2 for循環(huán)、repeat
4．6．3 force/release
4．6．4 fork / join
4．7 一個(gè)簡(jiǎn)單的testbench
第5章 數(shù)字電路設(shè)計(jì)――初級(jí)篇
5．1 組合邏輯門
5．1．1 邏輯1和邏輯0
5．1．2 真值表
5．1．3 晶體管
5．1．4 反相器
5．1．5 與門
5．1．6 或門
5．1．7 與非門
5．1．8 或非門
5．1．9 XOR（異或）、XNOR（異或非）
5．1．10 緩沖門
5．1．11 復(fù)用器
5．1．12 通用邏輯門――NAND、NOR
5．1．13 復(fù)雜門電路
5．1．14 噪聲容限
5．1．15 扇入和扇出
5．2 德摩根定理
5．3 通用D觸發(fā)器
5．3．1 D觸發(fā)器時(shí)序圖
5．4 建立和保持時(shí)間
5．4．1 建立時(shí)間
5．4．2 保持時(shí)間
5．4．3 亞穩(wěn)態(tài)
5．5 單比特信號(hào)同步
5．5．1 兩個(gè)觸發(fā)器構(gòu)成的同步器
5．5．2 信號(hào)同步規(guī)則
5．6 關(guān)于時(shí)序
5．7 事件/邊沿檢測(cè)
5．7．1 同步上升沿檢測(cè)
5．7．2 同步下降沿檢測(cè)
5．7．3 同步上升/下降沿檢測(cè)
5．7．4 異步輸入上升沿檢測(cè)
5．8 數(shù)值系統(tǒng)
5．8．1 十進(jìn)制數(shù)值系統(tǒng)
5．8．2 二進(jìn)制數(shù)
5．8．3 十進(jìn)制數(shù)到二進(jìn)制數(shù)的轉(zhuǎn)換
5．8．4 十六進(jìn)制數(shù)值系統(tǒng)
5．8．5 十六進(jìn)制數(shù)和二進(jìn)制數(shù)的轉(zhuǎn)換
5．9 加法和減法
5．9．1 行波進(jìn)位加法器
5．9．2 超前進(jìn)位加法
5．9．3 累加器
5．10 乘和除
5．10．1 乘以一個(gè)常數(shù)
5．10．2 除以常數(shù)（2的整數(shù)次冪）
5．11 計(jì)數(shù)器
5．11．1 加法/減法計(jì)數(shù)器
5．11．2 LFSR（線性反饋移位寄存器）計(jì)數(shù)器
第6章 數(shù)字設(shè)計(jì)――基礎(chǔ)模塊
6．1 LFSR
6．1．1 引言
6．1．2 斐波那契LFSR與伽羅瓦LFSR
6．1．3 LFSR反饋多項(xiàng)式
6．1．4 LFSR的用法
6．2 擾碼與解擾
6．2．1 什么是擾碼與解擾
6．2．2 擾碼的作用
6．2．3 串行擾碼器
6．2．4 并行擾碼器
6．2．5 擾碼電路設(shè)計(jì)要點(diǎn)
6．2．6 PCIe擾碼電路
6．2．7 Verilog RTL-PCIe擾碼器
6．3 檢錯(cuò)與糾錯(cuò)
6．3．1 檢錯(cuò)
6．3．2 錯(cuò)誤糾正
6．3．3 糾錯(cuò)編碼
6．3．4 漢明碼
6．3．5 漢明碼應(yīng)用舉例――DDR ECC
6．3．6 BCH編碼
6．3．7 里德-所羅門編碼
6．3．8 LDPC編碼
6．3．9 卷積碼
6．3．10 卷積譯碼
6．3．11 軟判決與硬判決
6．4 奇偶校驗(yàn)
6．4．1 偶校驗(yàn)和奇校驗(yàn)
6．4．2 奇偶校驗(yàn)位的生成
6．4．3 奇偶校驗(yàn)的應(yīng)用
6．5 CRC（循環(huán)冗余校驗(yàn)）
6．5．1 CRC介紹
6．5．2 串行CRC計(jì)算
6．5．3 并行CRC計(jì)算
6．5．4 部分?jǐn)?shù)據(jù)CRC計(jì)算
6．5．5 常用CRC類型
6．6 格雷編碼/解碼
6．6．1 二進(jìn)制碼轉(zhuǎn)換為格雷編碼的通用電路
6．6．2 格雷碼轉(zhuǎn)換為二進(jìn)制碼的通用電路
6．7 譯碼器（7段數(shù)碼顯示實(shí)例）
6．8 優(yōu)先級(jí)編碼
6．8．1 常規(guī)編碼器的Verilog 代碼
6．8．2 優(yōu)先級(jí)編碼器的Verilog代碼
6．9 8b/10b編碼/解碼
6．9．1 8b/10b編碼方式
6．9．2 多字節(jié)8b/10b編碼
6．9．3 disparity選擇8b/10b編碼方案
6．10 64b/66b編碼/解碼
6．10．1 64b/66b編碼機(jī)制
6．10．2 128b/130b編碼機(jī)制
6．11 NRZ、NRZI編碼
6．12 移位寄存器與桶形移位器
6．12．1 左移位與右移位
6．12．2 左循環(huán)移位與右循環(huán)移位
6．12．3 桶形移位器
6．13 數(shù)據(jù)轉(zhuǎn)換器
6．13．1 由寬到窄數(shù)據(jù)轉(zhuǎn)換
6．13．2 由窄到寬數(shù)據(jù)轉(zhuǎn)換
6．14 同步技術(shù)
6．14．1 使用FIFO進(jìn)行的數(shù)據(jù)同步
6．14．2 握手同步方式
6．14．3 脈沖同步器
6．14．4 相位、頻率關(guān)系固定時(shí)的跨時(shí)鐘域數(shù)據(jù)傳輸
6．14．5 準(zhǔn)同步時(shí)鐘域
6．15 計(jì)時(shí)（微秒、毫秒和秒）脈沖的產(chǎn)生
6．16 波形整形電路
第7章 數(shù)字設(shè)計(jì)先進(jìn)概念（第1部分）
7．1 時(shí)鐘
7．1．1 頻率和時(shí)鐘周期
7．1．2 不同的時(shí)鐘機(jī)制
7．1．3 同步時(shí)鐘
7．1．4 源同步時(shí)鐘
7．1．5 嵌入式時(shí)鐘
7．1．6 準(zhǔn)同步時(shí)鐘
7．1．7 異步系統(tǒng)
7．1．8 擴(kuò)頻時(shí)鐘
7．1．9 時(shí)鐘抖動(dòng)
7．2 復(fù)位方法
7．2．1 非同步復(fù)位（異步復(fù)位）
7．2．2 復(fù)位同步電路
7．2．3 同步復(fù)位
7．2．4 異步復(fù)位和同步復(fù)位的選擇
7．3 吞吐率
7．3．1 增加吞吐率的方法
7．3．2 更高的頻率
7．3．3 更寬的數(shù)據(jù)通道
7．3．4 流水線
7．3．5 并行處理
7．3．6 無序執(zhí)行（亂序執(zhí)行）
7．3．7 高速緩存（cache）
7．3．8 預(yù)讀取
7．3．9 多核
7．4 時(shí)延
7．4．1 降低時(shí)延的方法
7．5 流控
7．5．1 介紹
7．5．2 數(shù)據(jù)轉(zhuǎn)發(fā)：data_valid和data_ack
7．5．3 基于信用的流控：PCIe
7．5．4 SATA流控機(jī)制
7．5．5 吉比特以太網(wǎng)流控
7．5．6 TCP滑動(dòng)窗流控機(jī)制
7．6 流水線操作
7．6．1 流水線介紹
7．6．2 流水線的簡(jiǎn)單實(shí)例
7．6．3 RISC――流水線處理器
7．6．4 流水線結(jié)構(gòu)和并行操作
7．6．5 流水線加法器
7．6．6 并行加法器
7．6．7 系統(tǒng)設(shè)計(jì)中的流水線
7．7 out-of-order執(zhí)行（亂序執(zhí)行）
7．7．1 現(xiàn)代處理器：out-of-order執(zhí)行
7．7．2 SATA NCQ：out-of-order執(zhí)行
第8章 數(shù)字設(shè)計(jì)先進(jìn)概念（第2部分）
8．1 狀態(tài)機(jī)
8．1．1 引言
8．1．2 狀態(tài)機(jī)泡泡圖
8．1．3 狀態(tài)機(jī)：推薦方式
8．1．4 二進(jìn)制編碼的狀態(tài)機(jī)
8．1．5 獨(dú)熱碼編碼的狀態(tài)機(jī)
8．1．6 二進(jìn)制編碼和獨(dú)熱碼比較
8．1．7 米里型和摩爾型狀態(tài)機(jī)
8．1．8 子狀態(tài)機(jī)
8．2 FIFO
8．2．1 引言
8．2．2 FIFO操作
8．2．3 同步FIFO
8．2．4 同步FIFO
8．2．5 異步FIFO的工作機(jī)制
8．2．6 異步FIFO的實(shí)現(xiàn)
8．3 FIFO高級(jí)原理
8．3．1 FIFO的大小
8．3．2 FIFO的深度
8．3．3 輔助數(shù)據(jù)或標(biāo)簽
8．3．4 快照/回退操作
8．3．5 直通交換和存儲(chǔ)轉(zhuǎn)發(fā)模式
8．3．6 FIFO指針復(fù)位
8．3．7 不同的寫入、讀取數(shù)據(jù)寬度
8．3．8 使用FIFO的缺點(diǎn)
8．3．9 基于觸發(fā)器或者SRAM的FIFO
8．4 仲裁
8．4．1 關(guān)于仲裁
8．4．2 常規(guī)仲裁方案
8．4．3 嚴(yán)格優(yōu)先級(jí)輪詢
8．4．4 公平輪詢
8．4．5 公平輪詢（仲裁w/o死周期）
8．4．6 帶權(quán)重的輪詢（WRR）
8．4．7 權(quán)重輪詢（WRR）：第二種方法
8．4．8 兩組輪詢
8．5 總線接口
8．5．1 總線仲裁
8．5．2 split-transaction（分割處理）總線
8．5．3 流水線式總線
8．6 鏈表
8．7 近期最少使用（LRU）算法
8．7．1 LRU的矩陣實(shí)現(xiàn)
8．7．2 采用矩陣法實(shí)現(xiàn)LRU的Verilog代碼
第9章 設(shè)計(jì)ASIC/SoC
9．1 設(shè)計(jì)芯片――如何開展
9．2 結(jié)構(gòu)和微結(jié)構(gòu)
9．2．1 盡可能保持簡(jiǎn)單
9．2．2 善于平衡
9．2．3 處理好錯(cuò)誤和異常
9．3 數(shù)據(jù)路徑
9．3．1 數(shù)據(jù)流
9．3．2 時(shí)鐘
9．4 控制單元
9．4．1 關(guān)注邊界條件
9．4．2 注意細(xì)節(jié)
9．4．3 多輸入點(diǎn)
9．4．4 正確理解規(guī)范
9．5 其他考慮
9．5．1 門數(shù)
9．5．2 焊盤受限與內(nèi)核受限
9．5．3 時(shí)鐘樹和復(fù)位樹
9．5．4 EEPROM、配置引腳
第10章 設(shè)計(jì)經(jīng)驗(yàn)
10．1 文檔
10．1．1 可讀性
10．1．2 注釋
10．1．3 命名規(guī)則
10．2 在編寫第一行代碼之前
10．2．1 直到你腦海里有了藍(lán)圖才開始
10．2．2 腦海中的模擬
10．3 一些建議
10．3．1 哪種風(fēng)格――數(shù)據(jù)流或算法
10．3．2 寄存器型輸出
10．3．3 使用狀態(tài)機(jī)而不是松散的控制邏輯
10．3．4 綜合和仿真不匹配
10．3．5 設(shè)計(jì)的模塊化和參數(shù)化
10．3．6 加法器、減法器的有效使用
10．4 需要避免的情況
10．4．1 不要形成組合邏輯環(huán)路
10．4．2 避免意外生成鎖存器
10．4．3 不要采用基于延遲的設(shè)計(jì)
10．4．4 不要對(duì)一個(gè)變量多次賦值
10．5 初步完成RTL代碼之后
10．5．1 初步完成代碼之后的回顧
10．5．2 目測(cè)RTL代碼
10．5．3 對(duì)發(fā)現(xiàn)bug感到驚喜
10．6 設(shè)計(jì)要面向未來使用需求
10．6．1 易于實(shí)現(xiàn)的寄存器結(jié)構(gòu)
10．6．2 考慮將來需求
10．7 高速設(shè)計(jì)
10．7．1 使用獨(dú)熱碼進(jìn)行狀態(tài)編碼
10．7．2 使用互斥的數(shù)據(jù)選擇器而不是優(yōu)先級(jí)編碼器
10．7．3 避免大量散亂的組合邏輯電路
10．7．4 復(fù)制或克隆
10．7．5 使用同步復(fù)位時(shí)要小心
10．7．6 將后到的信號(hào)放在邏輯的前面
10．8 SoC設(shè)計(jì)經(jīng)驗(yàn)
10．8．1 使用雙觸發(fā)器同步電路
10．8．2 將所有復(fù)位電路放在一起
第11章 系統(tǒng)概念（第1部分）
11．1 PC系統(tǒng)結(jié)構(gòu)
11．2 存儲(chǔ)器
11．2．1 存儲(chǔ)器層次結(jié)構(gòu)
11．2．2 CPU使用高速緩存的方法
11．2．3 cache的架構(gòu)
11．2．4 cache的組織方式
11．2．5 虛擬存儲(chǔ)器（Virtual Memory）
11．2．6 動(dòng)態(tài)隨機(jī)訪問存儲(chǔ)器（DRAM）
11．2．7 靜態(tài)隨機(jī)訪問存儲(chǔ)器（SRAM）
11．2．8 內(nèi)容可尋址存儲(chǔ)器（CAM）
11．2．9 CAM的Verilog模型
11．2．10 ROM、PROM、EPROM和EEPROM
11．2．11 閃存
11．3 中斷
11．3．1 中斷不同部分
11．3．2 中斷向量表
11．3．3 I/O設(shè)備產(chǎn)生的中斷
11．3．4 高級(jí)可編程中斷控制器
11．3．5 INTx中斷共享
11．3．6 MSI中斷
11．3．7 MSI-X中斷
11．3．8 中斷聚合
11．3．9 中斷產(chǎn)生的RTL示例
11．4 PIO（Programmed IO）模式的數(shù)據(jù)傳送
11．5 直接存儲(chǔ)器訪問
11．5．1 什么是DMA
11．5．2 第三方、第一方DMA和RDMA
11．5．3 分/集式DMA
11．5．4 DMA描述符
11．5．5 環(huán)形描述符結(jié)構(gòu)
11．5．6 鏈表描述符結(jié)構(gòu)
11．5．7 DMA控制器的設(shè)計(jì)
11．5．8 DMA控制器的Verilog RTL模型
第12章 系統(tǒng)概念（第2部分）
12．1 永久存儲(chǔ)器――硬盤
12．1．1 磁盤結(jié)構(gòu)
12．1．2 磁盤尋址
12．1．3 硬盤控制器
12．1．4 硬盤的類型：SATA硬盤和基于SAS的硬盤
12．1．5 RAID（獨(dú)立磁盤冗余陣列）
12．2 永久存儲(chǔ)設(shè)備――固態(tài)盤
12．2．1 閃存的組織
12．2．2 閃存寫入、擦除
12．2．3 邏輯地址到物理地址的轉(zhuǎn)換
12．2．4 無用存儲(chǔ)空間回收
12．2．5 耗損均衡
12．2．6 寫放大及其緩解方法
12．2．7 超量供給
12．2．8 SSD中的高速緩存
12．2．9 ECC和RAID
12．2．10 閃存的一些重要指標(biāo)
12．2．11 NVM總線
12．3 DDR存儲(chǔ)器
12．3．1 DDR存儲(chǔ)器命令
12．3．2 DDR的初始化和校準(zhǔn)
12．3．3 DDR存儲(chǔ)器術(shù)語
12．4 軟硬件協(xié)同
12．4．1 設(shè)備驅(qū)動(dòng)
12．4．2 軟件層
12．4．3 BIOS
12．4．4 內(nèi)核模式和用戶模式
12．4．5 控制/狀態(tài)寄存器、RO、粘著位
第13章 嵌入式系統(tǒng)13．1 AMBA總線架構(gòu)
13．1．1 AMBA模塊圖
13．1．2 AHB總線
13．1．3 AXI總線
13．2 其他總線（OCP、Avalon、Wishbone和IBM Core Connect）
13．3 非透明橋接
第14章 ASIC/SoC的可測(cè)試性
14．1 簡(jiǎn)介
14．1．1 為什么測(cè)試很重要
14．1．2 故障類型
14．2 ATPG
14．3 掃描
14．3．1 內(nèi)部掃描
14．3．2 邊界掃描
14．3．3 IDDQ測(cè)試
14．4 SoC測(cè)試策略
14．4．1 SoC的內(nèi)部結(jié)構(gòu)
14．4．2 可測(cè)性設(shè)計(jì)（DFT）
14．4．3 DFT設(shè)計(jì)準(zhǔn)則
14．4．4 測(cè)試層面和測(cè)試向量
第15章 芯片開發(fā)流程與工具
15．1 簡(jiǎn)介
15．1．1 芯片設(shè)計(jì)的不同階段
15．2 前端設(shè)計(jì)過程所使用的工具
15．2．1 代碼分析工具
15．2．2 仿真工具
15．3 后端設(shè)計(jì)過程使用的工具
15．3．1 綜合工具
15．3．2 靜態(tài)定時(shí)分析及常用工具
15．3．3 SDC約束文件
15．3．4 Max Cap/Maxtrans檢查
15．3．5 門級(jí)仿真
15．4 tape-out 和相關(guān)工具
15．4．1 不同類型的tape-out
15．4．2 等效性檢查
15．4．3 網(wǎng)表ECO
15．4．4 FIB操作
15．5 在硅片調(diào)試
第16章 功率節(jié)約技術(shù)
16．1 簡(jiǎn)介
16．2 功耗分析基礎(chǔ)
16．3 通過控制工作頻率降低功耗
16．3．1 降低頻率、增大數(shù)據(jù)路徑寬度
16．3．2 動(dòng)態(tài)頻率調(diào)整
16．3．3 零頻率/門控時(shí)鐘
16．4 減少電容負(fù)載
16．5 降低工作電壓
16．5．1 動(dòng)態(tài)改變工作電壓
16．5．2 零操作電壓
16．5．3 電源阱與隔離
第17章 功率管理
17．1 功率管理的基礎(chǔ)知識(shí)
17．2 系統(tǒng)級(jí)功率管理與ACPI
17．3 CPU功率狀態(tài)――C狀態(tài)
17．4 設(shè)備級(jí)功率管理與D狀態(tài)
17．5 系統(tǒng)、設(shè)備和鏈路間的關(guān)系
第18章 串行總線技術(shù)
18．1 串行總線結(jié)構(gòu)
18．1．1 串行總線的出現(xiàn)
18．1．2 串行總線的優(yōu)缺點(diǎn)
18．1．3 串行總線結(jié)構(gòu)
18．1．4 串行總線時(shí)鐘
18．1．5 發(fā)送路徑的微結(jié)構(gòu)
18．1．6 接收路徑的微結(jié)構(gòu)
18．2 串行總線中的先進(jìn)設(shè)計(jì)理念
18．2．1 字節(jié)分割/鏈路聚合
18．2．2 通道綁定與去偏移
18．2．3 極性翻轉(zhuǎn)
18．2．4 線路翻轉(zhuǎn)
18．2．5 鎖相環(huán)（PLL）
18．3 串行總線的PMA層功能
18．3．1 發(fā)送均衡
18．3．2 接收均衡
18．3．3 端接電阻
第19章 串行協(xié)議（第1部分）
19．1 PCIe
19．1．1 PCIe功能特性
19．1．2 PCIe帶寬
19．1．3 PCIe交換結(jié)構(gòu)
19．1．4 PCIe配置空間寄存器
19．1．5 PCIe的交換機(jī)制
19．2 SATA
19．2．1 引言
19．2．2 SATA架構(gòu)
19．2．3 SATA的其他變種
19．3 通用串行總線
19．3．1 引言
19．3．2 全速、高速和超高速USB
19．3．3 USB的顯著功能特性
19．3．4 USB 3．0（超高速USB）
19．4 雷電接口
19．4．1 雷電接口介紹
19．4．2 雷電接口架構(gòu)
第20章 串行協(xié)議（第2部分）
20．1 以太網(wǎng)簡(jiǎn)介
20．2 OSI和以太網(wǎng)協(xié)議層次
20．3 以太網(wǎng)幀格式
20．4 10 Mbps以太網(wǎng)
20．5 快速以太網(wǎng)（100 Mbps）
20．6 千兆位以太網(wǎng)（1 Gbps）
20．7 萬兆位以太網(wǎng)（10 Gbps）
20．8 40 G和100 G以太網(wǎng)
20．9 以太網(wǎng)橋接器、交換機(jī)與路由器
附錄A 資源
附錄B FPGA 101
附錄C 用于驗(yàn)證的測(cè)試平臺(tái)（testbench）
附錄D System Verilog斷言（SVA）
縮略詞
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