第3章chapter3
　　組合邏輯電路1.1微型計算機簡介引言數(shù)字系統(tǒng)中常用的邏輯電路，就其結(jié)構(gòu)和工作原理可分為兩類:一類叫組合邏輯電路，簡稱組合電路；圖3.1組合邏輯電路
　　一類叫時序邏輯電路，簡稱時序電路。組合邏輯電路的基本組成單元是邏輯門電路。這種電路在任一時刻輸出狀態(tài)只取決于該時刻的輸入狀態(tài)，而與輸入信號作用前電路所處的狀態(tài)無關(guān)；在時序邏輯電路中，任意時刻的輸出狀態(tài)不僅取決于該時刻的輸入狀態(tài)，而且取決于從前電路的狀態(tài)。本章討論組合邏輯電路，組合電路的一般結(jié)構(gòu)可用方框圖3.1表示，其輸出與輸入之間的邏輯關(guān)系是:Z1=f1(X1,X2,…,Xn)，Z2=f2(X1,X2,…,Xn)，…,Zm=fm(X1,X2,…,Xn)
　　從電路結(jié)構(gòu)看，它具有如下特征:
　�。�1）信號是單向傳輸?shù)�，輸出輸入之間沒有反饋通道；
　�。�2）只由邏輯門組成，電路中不含記憶單元。
　　組合電路可以單獨完成各種復(fù)雜的邏輯功能，而且還是時序邏輯電路的組成部分，在數(shù)字系統(tǒng)中應(yīng)用十分廣泛。本章首先介紹小規(guī)模組合邏輯電路的分析與設(shè)計方法，然后討論典型的中規(guī)模集成組合邏輯電路的功能和應(yīng)用，最后闡述競爭冒險產(chǎn)生的原因及消除方法。
　　3.1傳統(tǒng)的組合邏輯電路的分析與設(shè)計
　　小規(guī)模集成(SSI)電路中的門，如與門、或門、與非門、或非門、與或非門、異或門等都是獨立的。本節(jié)主要介紹以這些門電路為基本組成單元的組合電路的分析與設(shè)計。
　　3.1.1傳統(tǒng)的組合電路分析
　　所謂組合電路的分析，是指已知邏輯電路，尋找輸出與輸入之間邏輯關(guān)系，確定電路功能的過程。其步驟大致如下:
　�。�1）由給定的邏輯圖寫出所有用來描述輸出輸入關(guān)系的邏輯表達(dá)式；
　�。�2）將已得到的邏輯函數(shù)表達(dá)式簡化成最簡與或表達(dá)式，或視具體情況變換成其他適當(dāng)?shù)男问剑?br /> 　�。�3）根據(jù)邏輯函數(shù)表達(dá)式列真值表；
　　（4）根據(jù)真值表，進(jìn)行分析并概括出給定組合邏輯電路的邏輯功能。
　　例3.1分析圖3.2所示電路的功能。
　　圖3.2例3.1邏輯電路和符號
　　解:（1）寫出邏輯表達(dá)式。
　　D=AB，E=AD，F(xiàn)=DB，S=EF
　�。�2）化簡邏輯表達(dá)式。
　　S=AD·DB=AD+DB=AAB+ABB=A�軧
　　◆數(shù)字電路邏輯設(shè)計（第3版）第◆3章組合邏輯電路（3）列真值表，如表3.1所示。表3.1例3.1真值表輸入輸出ABS000011101110（4）對真值表中的數(shù)值進(jìn)行分析可以看出，該電路完成了邏輯上的異或運算，異或邏輯符號見圖3.2（b）,它同時還可以實現(xiàn)二進(jìn)制運算。
　　例3.2分析圖3.3（a）所示電路的功能。
　　圖3.3例3.2圖解:（1）寫出邏輯表達(dá)式。
　　S=AAB·BAB
　　C=AB
　�。�2）化簡邏輯表達(dá)式。
　　S=B+A
　　C=AB
　�。�3）列真值表，如表3.2所示。表3.2例3.2真值表輸入輸出ABSC0000011010101101（4）根據(jù)圖3.3和表3.2分析，可以將此電路看成是一個異或門（輸出S:同例3.1）和一個與門（輸出C）的合成，若A、B分別作為一位二進(jìn)制數(shù)，則S就是A與B相加和的本位，C就是A與B相加和的進(jìn)位。這種電路被稱為半加器，圖3.3（b）為它的邏輯符號，其特點是不考慮從低位的進(jìn)位。若要考慮從低位來的進(jìn)位，則電路可以將半加器作為單元電路經(jīng)過一定的組合設(shè)計得到。
　　在分析復(fù)雜一些的組合邏輯電路時，除了上述按照邏輯門逐級分析的辦法外，還可以將電路進(jìn)行模塊劃分。若熟悉一些重要的基本單元電路（如例3.2的半加器），則可以直接從單元電路入手，分析單元電路在新建電路中的作用，最終得出復(fù)雜電路的邏輯功能。
　　例3.3分析圖3.4（a）所示電路的功能。
　　圖3.4例3.3電路圖
　　如圖3.4（a）所示，其中，Ai、Bi和Ci-1分別表示加數(shù)、被加數(shù)和從低位的進(jìn)位，Si和Ci分別表示和的本位和進(jìn)位。這樣一個包括低位來的進(jìn)位輸入在內(nèi)的二進(jìn)制加法電路，稱之為全加器，邏輯符號如圖3.4（b）所示。全加器的真值表如表3.3所示。表3.3例3.3真值表輸入輸出輸入輸出AiBiCi-1SiCiAiBiCi-1SiCi0000000110010100110110010101011100111111（1）用兩個半加器（虛線框）和一個或門實現(xiàn)了全加器:先求兩個加數(shù)的半加和，再與低位的進(jìn)位作第二次半加，所得結(jié)果即全加器的和。
　　（2）兩個半加器的進(jìn)位作邏輯加，即得全加器的進(jìn)位。
　　例3.4分析圖3.5所示電路的功能。
　　圖3.5例3.4圖
　　解:由圖3.5寫出邏輯表達(dá)式F=(10)D0+(1A0)D1+(A10)D2+(A1A0)D3根據(jù)表達(dá)式列出真值表，如表3.4所示。由表可以看出，當(dāng)A1A0賦予不同的代碼值時，輸出F將獲取相應(yīng)的輸入Di（i=0，1，2，3）。故電路相當(dāng)于一個四路選擇開關(guān)，對輸入具有選擇并輸出的功能。
　　表3.4例3.4真值表輸入輸出A1A0F00D001D110D211D3由以上例題可以看出，在組合電路的分析過程中，寫出邏輯表達(dá)式、列出真值表并不難，而由真值表說明電路的功能對初學(xué)者來講就比較難，它需要一定的知識積累。
　　3.1.2傳統(tǒng)的組合電路設(shè)計
　　所謂組合電路的設(shè)計，是指根據(jù)所要求實現(xiàn)的邏輯功能，設(shè)計出相應(yīng)的邏輯電路的過程，在某些場合組合電路的設(shè)計也被稱為邏輯綜合。設(shè)計通常以電路簡單、所用器件最少為目標(biāo)。用代數(shù)法和卡諾圖法化簡邏輯函數(shù)，就是為了獲得最簡的形式，以便能用最少的門電路來組成邏輯電路。
　　組合電路的設(shè)計步驟大致如下:
　�。�1）根據(jù)命題，分析輸出輸入關(guān)系，列出真值表；
　�。�2）由真值表，寫出有關(guān)邏輯表達(dá)式或畫卡諾圖；
　�。�3）運用卡諾圖或其他化簡方法化簡輸出邏輯，注意化簡的結(jié)果必須符合原來問題的要求，如:邏輯門類型的限制，輸入端是否允許出現(xiàn)反變量等；
　�。�4）根據(jù)輸出邏輯表達(dá)式，畫出邏輯電路圖。
　　在進(jìn)行組合邏輯電路的設(shè)計時，可以用多種邏輯電路實現(xiàn)同一邏輯函數(shù)。例如用邏輯電路來實現(xiàn)邏輯函數(shù)F=A·AB+B·AB。
　�。�1）直接用與非門、與門、或非門實現(xiàn)，參見圖3.6（a）。
　　圖3.6邏輯函數(shù)的代數(shù)變換
　　（2）邏輯代數(shù)變換后，用與非門實現(xiàn)F=ABA+B=AB··參見圖3.6（b）。
　�。�3）代數(shù)變換后，用同或門實現(xiàn)F=A++B+=A+B=+AB參見圖3.6（c）。
　　結(jié)論:以上均為同或門的邏輯電路和表達(dá)式，可見，一個邏輯問題對應(yīng)的真值表是唯一的，但實現(xiàn)它的邏輯電路是多樣的，可根據(jù)不同器件，通過邏輯表達(dá)式的變換來實現(xiàn)。
　　例3.5試設(shè)計一個3人多數(shù)表決電路。
　　解:（1）設(shè)3人A、B、C為輸入，同意為1，不同意為0；表決結(jié)果F為輸出，F(xiàn)始終同輸入的大多數(shù)狀態(tài)一致，即輸入A、B、C之中有2個或3個為1時，輸出為1；其余情況，輸出為0。由此可列真值表，如表3.5所示。表3.5例3.5真值表輸入輸出ABCF00000010010001111000101111011111（2）畫出卡諾圖如圖3.7所示。
　　圖3.7卡諾圖
　�。�3）卡諾圖化簡（也可先寫出邏輯表達(dá)式，再根據(jù)邏輯代數(shù)運算法則化簡）得最簡與或表達(dá)式F=AB+BC+AC（4）得出相應(yīng)的邏輯圖如圖3.8（a）所示。若要求用與非門實現(xiàn)，則還需將上述表達(dá)式變換成如下形式F=AB·BC·AC再畫出相應(yīng)的邏輯圖，如圖3.8（b）所示。讀者可進(jìn)一步思考，若全部用兩輸入端與非門，怎么辦？
　　圖3.83人表決器
　　例3.6試用兩輸入與非門和反相器設(shè)計一個四舍五入的邏輯電路。用以判別一位8421碼是否大于等于5，大于等于5時，電路輸出為1，否則為0。
　　解:（1）根據(jù)題意列真值表。
　　假設(shè)輸入的8421碼用A、B、C、D表示，輸出用F表示，則可得真值表如表3.6所示。當(dāng)ABCD=0000~0100時，F(xiàn)=0；當(dāng)ABCD=0101~1001時，F(xiàn)=1；需要說明的是:輸入ABCD不可能取值1010~1111，這在邏輯電路設(shè)計中被稱為約束條件，既然這些輸入組合不會出現(xiàn)，也就不必要求對應(yīng)的輸出是什么，或者說輸出可以是1，也可以是0，所以稱其為任意項或無關(guān)項，一般在表達(dá)式中用d（真值表中用×）表示。表3.6例3.6真值表輸入輸出輸入輸出ABCDFABCDF00000100010001010011001001010×001101011×010001100×010111101×011011110×011111111×（2）求最簡與或表達(dá)式。
　　根據(jù)表3.6中最后6個最小項作無關(guān)項處理，可以寫出函數(shù)的最小項表達(dá)式F=∑(m5,m6,m7,m8,m9)+∑d(m10,m11,m12,m13,m14,m15)直接填入卡諾圖，如圖3.9所示。由此可得最簡與或表達(dá)式F=A+BC+BD（3）若要求用兩輸入與非門和反相器實現(xiàn)，則還需將上述表達(dá)式變換成如下形式F=A+BC+BD=·BC·BD=·BC·BD=·BC+BD=·BC·BD（4）畫出邏輯圖，如圖3.10所示。
　　圖3.9例3.6卡諾圖圖3.10例3.6邏輯圖從以上例題可以看出，由命題列出真值表是電路設(shè)計的關(guān)鍵。而邏輯表達(dá)式的不同形式?jīng)Q定了邏輯電路的結(jié)構(gòu)組成，所以要得到一個符合實際要求的邏輯電路，邏輯表達(dá)式的化簡和變換同樣非常重要。
　　例3.7試用兩輸入與非門和反相器設(shè)計一個優(yōu)先排隊電路�；疖囉懈哞F、動車和普通客車。它們進(jìn)出站的優(yōu)先次序是:高鐵、動車和普通客車，同一時刻只能有一列車進(jìn)出。
　　解:（1）由題意進(jìn)行邏輯抽象�；疖囉幂斎胱兞扛哞FA、動車B、普通客車C，輸出信號為FA、FB、FC，當(dāng)高鐵A=1時，無論動車B、普通客車C為何值，F(xiàn)A=1，F(xiàn)B=FC=0；當(dāng)動車B=1，且A=0時，無論C為何值，F(xiàn)B=1，F(xiàn)A=FC=0；當(dāng)普通客車C=1，且A=B=0時，F(xiàn)C=1，F(xiàn)A=FB=0。
　�。�2）經(jīng)過邏輯抽象，可列真值表，如表3.7所示。表3.7例3.7真值表輸入輸出ABCFAFBFC0000001XX10001X010001001（3）寫出邏輯表達(dá)式。FA=A，F(xiàn)B=B，F(xiàn)C=C根據(jù)題意，變換成與非形式FA=A，F(xiàn)B=B，F(xiàn)C=C=·C（4）畫出邏輯電路圖，如圖3.11所示。
　　圖3.11例3.7邏輯圖
　　該邏輯電路可用一片內(nèi)含4個兩輸入端的與非門74LS00和另一片內(nèi)含6個反相器74LS04的集成電路組成，也可用兩片內(nèi)含4個兩輸入端的與非門74LS00的集成電路組成。注意:原邏輯表達(dá)式雖然是最簡形式，但它需要一片反相器和一片三輸入端的與門才能實現(xiàn)，器件數(shù)和種類都不能節(jié)省。由此可見最簡的邏輯表達(dá)式用一定規(guī)格的集成器件實現(xiàn)時，其電路結(jié)構(gòu)不一定是最簡單和經(jīng)濟(jì)的。設(shè)計邏輯電路時應(yīng)以集成器件為基本單元，而不應(yīng)以單個門為單元，這是工程設(shè)計與理論分析的不同之處。
　　3.2編碼器與譯碼器〖��4/5〗3.2.1編碼器所謂編碼，即將某一信息（輸入）變換為某一特定的代碼（輸出），如把二進(jìn)制碼按一定規(guī)律編排，使每組代碼都具有各自特定的含義。常見的編碼器是將m個輸入狀態(tài)信息變換成一個n位二進(jìn)制碼，其中m、n滿足2n≥m，例如m=8，n=3，就稱8線��3線編碼器。編碼器通常分為普通編碼器和優(yōu)先編碼器兩種，以下分別以4線��2線編碼器和74LS148為例予以介紹。
　　1.普通編碼器
　　普通編碼器的特點是只允許在一個輸入端加有效信號，否則輸出將會出現(xiàn)混亂。
　　普通4線��2線編碼器真值表如表3.8（a）所示。表3.84線��2線編碼器真值表
　　(a)普通4線��2線編碼器真值表輸入輸出I0I1I2I3Y1Y0100000010001001010000111(b)加控制端的普通4線��2線編碼器真值表輸入輸出狀態(tài)指示I0I1I2I3Y1Y0YS0000××01000001010001100101010001111編碼器的輸入為高電平有效。由真值表可得輸出編碼的邏輯表達(dá)式為Y1=0·1·I2·3+0·1·2·I3
　　Y0=0·I1·2·3+0·1·2·I3該電路存在的問題是當(dāng)所有的輸入都為0時，電路的輸出為Y1Y0=00，和真值表中第一行的編碼一樣，無法區(qū)分，所以，提出一種解決方案，就是在輸出端引入狀態(tài)指示端子YS來區(qū)分有編碼輸入和無編碼輸入的情況，參見表3.8（b）。
……