前言
第一篇 電子系統(tǒng)設(shè)計的原理和方法
第1章 緒論
1.1 電子系統(tǒng)設(shè)計的內(nèi)容
1.2 電子系統(tǒng)設(shè)計的方法
1.2.1 傳統(tǒng)的電子系統(tǒng)設(shè)計方法
1.2.2 EDA技術(shù)的發(fā)展
1.2.3 EDA設(shè)計技術(shù)
1.3 EDA技術(shù)的優(yōu)勢
1.4 提供EDA設(shè)計工具的主要公司
1.4.1 Cadence公司
1.4.2 Synopsys公司
1.4.3 MentorGraphics公司

第2章 現(xiàn)代電子系統(tǒng)設(shè)計方法
2.1系統(tǒng)級的建模與仿真
2.1.1 數(shù)字系統(tǒng)的設(shè)計模型
2.1.2 模擬器件的建模
2.1.3 系統(tǒng)級仿真
2.2 IC設(shè)計方法
2.2.1 IC的設(shè)計流程
2.2.2 硬件描述語言的描述方法
2.3可編程邏輯器件的設(shè)計方法
2.3.1集成電路的分類
2.3.2 FPGA的設(shè)計實現(xiàn)方法
2.4 專用集成電路（ASIC）的設(shè)計方法
2.4.1 ASIC分類
2.4.2 ASIC的設(shè)計流程
2.4.3 ASIC電路的特點
2.5 IP復(fù)用方法
2.5.1系統(tǒng)的層次式設(shè)計
2.5.2 硬IP和軟IP
2.5.3 基于IP模塊的設(shè)計方法
2.6 印刷電路板設(shè)計
2.6.1 印刷電路板布局設(shè)計
2.6.2 印刷電路板布線設(shè)計

第3章 可編程邏輯器件的工作原理
3.1 概述
3.1.1可編程邏輯器件的發(fā)展
3.1.2 PLD廠商及產(chǎn)品介紹
3.1.3 FPGA與CPLD之間的差別
3.1.4 FPGA／CPLD的優(yōu)點
3.1.5 FPGA／CPLD設(shè)計的般流程
3.2 XilinxFPGA結(jié)構(gòu)簡介
3.2.1 Xc3000系列產(chǎn)品的結(jié)構(gòu)
3.2.2 VirtexⅡ系列產(chǎn)品的結(jié)構(gòu)
3.3 Altera產(chǎn)品簡介
3.3.1 FLEx10K系列器件的結(jié)構(gòu)
3.3.2 CvcloneⅡ系列器件的結(jié)構(gòu)

第二篇 VHDL硬件描述語言及硬件電路設(shè)計
第4章 VHDL硬件描述語言
4.1 HDL語言概述。
4.1.1 HDL語言的出現(xiàn)及發(fā)展
4.1.2 HDL語言的分類
4.1.3 VHDL語言開發(fā)環(huán)境及硬件平臺
4.2 VH]DL程序的基本結(jié)構(gòu)
4.2.1 庫
4.2.2 實體
4.2.3 結(jié)構(gòu)體

第5章 VHDL語言基礎(chǔ)
5.1　VHDL的數(shù)據(jù)類型和操作符
5.1.1　VHDL標(biāo)識符
5.1.2　VHDL數(shù)據(jù)對象
5.1.3　VHDL數(shù)據(jù)類型
5.1.4　VHDL操作符
5.2　VHDL順序語句
5.2.1　IF語句
5.2.2　CASE語句
5.2.3　LOOP語句
5.2.4　NEXT語句
5.2.5　EXIT語句
5.2.6　RETDRN語句
5.2.7　WAIT語句
5.2.8　NULL語句
5.2.9　REPORT語句
5.3　VHDL并發(fā)語句
5.3.1　PROCESS語句
5.3.2　BLOCK語句
5.3.3 并發(fā)過程調(diào)用語句和子程序
5.3.4　ASSERT語句
5.3.5 信號代入語句
5.3.6 元件例化語句及元件
5.3.7　GENERATE語句
5.4 配置和屬性
5.4.1 配置
5.4.2 屬性及時鐘表示
5.4.3　VHDL模板
5.5　VHDL數(shù)字電路設(shè)計實例
5.5.1 組合電路設(shè)計
5.5.2 時序電路設(shè)計
5.5.3 有限狀態(tài)機
第6章 基于FPGA設(shè)計的軟硬件環(huán)境

第三篇 數(shù)字信號處理器原理及設(shè)計
第7章 數(shù)字信號處理器概述
第8章 TMS320C54x系列DSP的體系結(jié)構(gòu)
第9章 TMS320C54x系列DSP的指令系統(tǒng)
第10章 TMS320C54x系列DSP的開發(fā)流程
第11章 CCSIDE軟件操作指南
參考文獻