1 數(shù)制與碼制
1.1 數(shù)字信號(hào)與數(shù)字電路概述
1.1.1 數(shù)字信號(hào)
1.1.2 數(shù)字電路與系統(tǒng)
1.2 數(shù)制
1.2.1 數(shù)制的基本知識(shí)
1.2.2 常用數(shù)制
1.2.3 數(shù)制轉(zhuǎn)換
1.3 碼制
1.3.1 二進(jìn)制碼
1.3.2 二一十進(jìn)（BCD）碼制
1.4 算術(shù)運(yùn)算與邏輯運(yùn)算
1.4.1 算術(shù)運(yùn)算
1.4.2 邏輯運(yùn)算
1.5 HDL
習(xí)題

2 邏輯代數(shù)理論及電路實(shí)現(xiàn)
2.1 邏輯代數(shù)中的運(yùn)算
2.1.1 基本邏輯及運(yùn)算
2.1.2 復(fù)合邏輯運(yùn)算
2.2 邏輯運(yùn)算的電路實(shí)現(xiàn)
2.2.1 場(chǎng)效應(yīng)管的開(kāi)關(guān)特性
2.2.2 CMOS反相器
2.2.3 其他類(lèi)型的CMOS門(mén)電路
2.3 邏輯運(yùn)算的公式
2.3.1 基本公式
2.3.2 常用公式
2.4 邏輯運(yùn)算的基本規(guī)則
2.4.1 代入規(guī)則
2.4.2 反演規(guī)則
2.4.3 對(duì)偶規(guī)則
2.5 邏輯函數(shù)的標(biāo)準(zhǔn)形式
2.6 邏輯函數(shù)的化簡(jiǎn)
2.6.1 公式法化簡(jiǎn)
2.6.2 卡諾圖法化簡(jiǎn)
2.7 VHDL描述邏輯門(mén)電路
習(xí)題

3 組合邏輯電路
3.1 SSI構(gòu)成的組合電路的分析和設(shè)計(jì)
3.1.1 組合邏輯電路的分析
3.1.2 組合邏輯電路的設(shè)計(jì)
3.2 常用中規(guī)模集成組合邏輯電路（MSI）
3.2.1 編碼器
3.2.2 譯碼器
3.2.3 數(shù)據(jù)選擇器
3.2.4 數(shù)據(jù)比較器
3.2.5 全加器
3.2.6 基于MSI的組合電路的設(shè)計(jì)
3.3 競(jìng)爭(zhēng)和冒險(xiǎn)
3.3.1 競(jìng)爭(zhēng)和冒險(xiǎn)的概念
3.3.2 冒險(xiǎn)的判別方法
3.3.3 冒險(xiǎn)的消除方法
3.4 VHDL描述組合邏輯電路
習(xí)題

4 觸發(fā)器
4.1 概述
4.2 基本SRFF
4.3 鐘控電位觸發(fā)器
4.3.1 鐘控SR觸發(fā)器
4.3.2 鐘控D觸發(fā)器
4.4 邊沿觸發(fā)器
4.4.1 DFF
4.4.2 JKFF
4.4.3 TFF和T’FF
4.5 集成觸發(fā)器的參數(shù)
4.6 觸發(fā)器應(yīng)用舉例
4.7 VHDL描述觸發(fā)器
習(xí)題

5.時(shí)序邏輯電路
5.1 概述
5.2 寄存器
5.2.1 移位寄存器工作原理
5.2.2 MSI移位寄存器
5.3 計(jì)數(shù)器
5.3.1 同步計(jì)數(shù)器的分析
5.3.2 同步計(jì)數(shù)器的設(shè)計(jì)
5.3.3 MSI同步計(jì)數(shù)器
5.3.4 異步計(jì)數(shù)器的分析和設(shè)計(jì)
5.3.5 移存型計(jì)數(shù)器
5.4 序列信號(hào)發(fā)生器
5.5 順序脈沖發(fā)生器
5.6 一般時(shí)序邏輯電路的分析
5.7 一般同步時(shí)序電路的設(shè)計(jì)
5.8 VHDL描述時(shí)序邏輯電路
習(xí)題

6 可編程邏輯器件
6.1 PLD概述
6.1.1 PLD的表示方法
6.1.2 可編程功能的實(shí)現(xiàn)
6.1.3 PLD的制造工藝
6.1.4 PLD的分類(lèi)
6.1.5 PLD的開(kāi)發(fā)流程
6.2 可編程只讀存儲(chǔ)器（PROM）
6.2.1 PROM的結(jié)構(gòu)和功能
6.2.2 ROM的應(yīng)用
6.3 可編程邏輯陣列（PLA）和可編程陣列邏輯（PAL）
6.3.1 PLA的結(jié)構(gòu)與應(yīng)用
6.3.2 PAL的結(jié)構(gòu)與應(yīng)用
6.4 通用程陣列邏輯（GAL）
6.4.1 GAL的結(jié)構(gòu)
6.4.2 GAL的應(yīng)用
6.5 復(fù)雜可編程邏輯器件（CPLD）
6.5.1 CPLD的產(chǎn)生
6.5.2 CPLD的結(jié)構(gòu)
6.6 現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）
6.6.1 FPGA的產(chǎn)生背景
6.6.2 FPGA的結(jié)構(gòu)
6.7 HDPLD應(yīng)用舉例
習(xí)題

7 數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)
7.1 概述
7.1.1 數(shù)字系統(tǒng)的基本模型
7.1.2 同步數(shù)字系統(tǒng)時(shí)序約定
7.1.3 數(shù)字系統(tǒng)的設(shè)計(jì)方法
7.2 數(shù)字系統(tǒng)的描述工具
7.2.1 寄存器傳輸語(yǔ)言（RTL）
7.2.2 方框圖
7.2.3 算法流程圖
7.2.4 算法狀態(tài)機(jī)（ASM）圖
7.3 控制器設(shè)計(jì)
7.4 數(shù)字系統(tǒng)設(shè)計(jì)及VHDL實(shí)現(xiàn)
7.4.1 二進(jìn)制乘法器設(shè)計(jì)
7.4.2 交通燈管理系統(tǒng)設(shè)計(jì)
7.4.3 A/D轉(zhuǎn)換系統(tǒng)設(shè)計(jì)
習(xí)題

8 數(shù)模轉(zhuǎn)換和模數(shù)轉(zhuǎn)換
8.1 數(shù)模轉(zhuǎn)換（D/A）
8.1.1 數(shù)模轉(zhuǎn)換原理
8.1.2 常見(jiàn)的DAC結(jié)構(gòu)
8.1.3 DAC的主要參數(shù)和意義
8.1.4 集成DAC及其應(yīng)用舉例
8.2 模數(shù)轉(zhuǎn)換（A/D）
8.2.1 模數(shù)轉(zhuǎn)換的一般過(guò)程
8.2.2 常見(jiàn)的ADC結(jié)構(gòu)
8.2.3 ADC的主要參數(shù)和意義
8.2.4 集成ADC及其應(yīng)用舉例
習(xí)題
附錄A VHDL簡(jiǎn)介
附錄B VERILOG簡(jiǎn)介
附錄C 集成門(mén)電路及邏輯電平