第1章  不只是芯片,更是完整的平臺(tái)產(chǎn)品
  1.1  FPGA的這三十年
  1.2  FPGA的芯片結(jié)構(gòu)
  1.3  傳統(tǒng)的FPGA開發(fā)基本流程
  1.4  Xilinx FPGA家族介紹
  1.5  Xilinx開發(fā)工具與設(shè)計(jì)平臺(tái)
    1.5.1  ISE與Vivado、Vivado HLS簡(jiǎn)介
    1.5.2  System Generator簡(jiǎn)介
  1.6  為什么使用ZYNQ
    1.6.1  ZYNQ家族的優(yōu)勢(shì)
    1.6.2  ZYNQ家族的主要應(yīng)用
    1.6.3  現(xiàn)有的ZYNQ家族器件
    1.6.4  ZYNQ家族的特性
  1.7  UltraFast設(shè)計(jì)方法
第2章  ZYNQ的體系、結(jié)構(gòu)與開發(fā)思想
  2.1  應(yīng)用處理器單元
    2.1.1  APU的基本功能
    2.1.2  APU的系統(tǒng)級(jí)視圖
  2.2  信號(hào)、接口與引腳
    2.2.1  電源引腳
    2.2.2  PS I/O引腳
    2.2.3  PS-PL電平移位使能
    2.2.4  PS-PL MIO-EMIO信號(hào)與接口
  2.3  時(shí)鐘
    2.3.1  時(shí)鐘系統(tǒng)
    2.3.2  CPU時(shí)鐘
  2.4  復(fù)位
    2.4.1  復(fù)位后的啟動(dòng)流程
    2.4.2  復(fù)位資源
  2.5  JTAG調(diào)試與測(cè)試
  2.6  啟動(dòng)與配置
    2.6.1  PS的啟動(dòng)過程
    2.6.2  PL的啟動(dòng)過程
  2.7  系統(tǒng)互聯(lián)結(jié)構(gòu)
  2.8  可編程邏輯PL
    2.8.1  PL的組件
    2.8.2  輸入/輸出
    2.8.3  PL的配置
  2.9  ZYNQ開發(fā)思想
    2.9.1  ZYNQ-7000軟件開發(fā)的特點(diǎn)
    2.9.2  ZYNQ-7000 SoC軟件與應(yīng)用的開發(fā)流程
    2.9.3  設(shè)備的驅(qū)動(dòng)架構(gòu)
    2.9.4  裸機(jī)程序開發(fā)流程
    2.9.5  Linux程序開發(fā)
  2.10  設(shè)計(jì)基于PL的算法加速器
    2.10.1  用PL為PS卸載
    2.10.2  PL與存儲(chǔ)系統(tǒng)的性能
    2.10.3  選擇PL接口
第3章  ZYNQ-7000 AP SoC設(shè)計(jì)與開發(fā)流程
  3.1  ZYNQ-7000 AP SoC開發(fā)流程簡(jiǎn)介
  3.2  基于Vivado+SDK的設(shè)計(jì)與開發(fā)
    3.2.1  使用Vivado構(gòu)建硬件平臺(tái)
    3.2.2  使用SDK完成軟件開發(fā)
    3.2.3  啟動(dòng)鏡像文件的生成與下載
  3.3  基于PlanAhead+SDK的設(shè)計(jì)與開發(fā)
第4章  ARM Cortex-A9外圍設(shè)備應(yīng)用實(shí)例
  4.1  MIO/EMIO接口
    4.1.1  MIO/EMIO接口功能概述
    4.1.2  應(yīng)用實(shí)例
  4.2  通用I/O模塊GPIO
    4.2.1  GPIO簡(jiǎn)介
    4.2.2  功能詳述
    4.2.3  編程指南
    4.2.4  應(yīng)用實(shí)例
  4.3  中斷控制器GIC
    4.3.1  GIC簡(jiǎn)介
    4.3.2  中斷源分類
    4.3.3  中斷優(yōu)先級(jí)仲裁
    4.3.4  相關(guān)寄存器
    4.3.5  應(yīng)用實(shí)例
  4.4  定時(shí)器系統(tǒng)
    4.4.1  定時(shí)器系統(tǒng)簡(jiǎn)介
    4.4.2  私有定時(shí)器、私有看門狗
    4.4.3  全局定時(shí)器
    4.4.4  系統(tǒng)看門狗
    4.4.5  TTC單元
    4.4.6  編程指南
    4.4.7  相關(guān)寄存器
    4.4.8  應(yīng)用實(shí)例
第5章  XADC模塊應(yīng)用實(shí)例
  5.1  簡(jiǎn)介
  5.2  功能詳述
    5.2.1  XADC模塊相關(guān)引腳
    5.2.2  模擬量輸入類型及量化關(guān)系
    5.2.3  電壓、溫度的記錄與報(bào)警
    5.2.4  自動(dòng)校正功能
  5.3  XADC工作模式
    5.3.1  單通道模式
    5.3.2  自動(dòng)序列模式
    5.3.3  外部多路復(fù)用器模式
  5.4  控制接口
    5.4.1  DPR/JTAG-TAP接口
    5.4.2  常用接口單元
  5.5  相關(guān)寄存器
    5.5.1  狀態(tài)寄存器
    5.5.2  控制寄存器
  5.6  應(yīng)用實(shí)例
    5.6.1  基于Vivado的XADC模塊硬件配置
    5.6.2  基于SDK的軟件開發(fā)
第6章  用戶IP核的定制
  6.1  基于Vivado的用戶IP核封裝與例化
    6.1.1  用戶IP核的建立
    6.1.2  用戶IP核邏輯功能的設(shè)計(jì)與封裝
    6.1.3  用戶IP核的例化
  6.2  基于SDK的編程指導(dǎo)
第7章  基于模型的DSP設(shè)計(jì)
  7.1  System Generator的安裝、系統(tǒng)要求與配置
  7.2  Simulink的基本使用方法
  7.3  創(chuàng)建基于System Generator的簡(jiǎn)單設(shè)計(jì)
  7.4  定點(diǎn)數(shù)據(jù)類型的處理
  7.5  系統(tǒng)控制與狀態(tài)機(jī)
  7.6  多速率與串并轉(zhuǎn)換
  7.7  使用存儲(chǔ)單元
  7.8  在Vivado IDE中使用System Generator模型
  7.9  把C/C++程序?qū)�入System Generator模型
  7.10  把System Generator模型封裝為自定義IP
  7.11  對(duì)System Generator中生成的AXI4-Lite接口的模型進(jìn)行驗(yàn)證
第8章  Vivado高層次綜合
  8.1  Vivado HLS的基本開發(fā)方法
  8.2  Vivado HLS中的數(shù)據(jù)類型
    8.2.1  任意精度整數(shù)類型
    8.2.2  Vivado HLS支持的數(shù)學(xué)函數(shù)類型
  8.3  Vivado HLS中的接口綜合
    8.3.1  模塊級(jí)別的I/O協(xié)議
    8.3.2  端口類型的處理
    8.3.3  如何把數(shù)組實(shí)現(xiàn)為RTL接口
    8.3.4  如何把數(shù)組實(shí)現(xiàn)為AXI4的相關(guān)接口
  8.4  在Vivado IPI中使用HLS生成的IP
  8.5  把使用HLS生成的IP用作PS的外設(shè)
第9章  MicroZed開發(fā)板的介紹
  9.1  MicroZed基本介紹
  9.2  下載程序與測(cè)試
  9.3  測(cè)試更多的DDR內(nèi)存空間
  9.4  在MicroZed上運(yùn)行開源Linux
    9.4.1  在Linux中控制GPIO
    9.4.2  在Linux中進(jìn)行以太網(wǎng)通信
    9.4.3  測(cè)試PS與USB的通信
    9.4.4  由PS向PL提供時(shí)鐘信號(hào)
參考文獻(xiàn)