本書結(jié)合實(shí)踐系統(tǒng)地介紹了基于Verilog數(shù)字邏輯設(shè)計(jì)相關(guān)的內(nèi)容,包括工具使用、RTL設(shè)計(jì)及Testbench的設(shè)計(jì)。 本書共分為6章。第1章對(duì)數(shù)字邏輯設(shè)計(jì)進(jìn)行了概述；第2章介紹了常用EDA工具的使用；第3章介紹了RTL設(shè)計(jì)的相關(guān)內(nèi)容；第4章介紹了功能驗(yàn)證及Testbench相關(guān)的內(nèi)容；第5章結(jié)合一個(gè)串口配置寄存器的電路對(duì)第3章和第4章的內(nèi)容進(jìn)行了實(shí)踐；第6章對(duì)數(shù)字信號(hào)處理中的常用電路進(jìn)行了講解。 本書適合對(duì)Verilog語法己略有了解的讀者閱讀,也適于在數(shù)字邏輯設(shè)計(jì)方面摸索多年的工程師參考。