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Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)與應(yīng)用 
定 價(jià)：49 元
9 7 6 8 6 7 8 5 8 6 7 0 1 讀者對(duì)象:本書可作為電子信息、通信技術(shù)、微電子、人工智能、物聯(lián)網(wǎng)應(yīng)用技術(shù)等專業(yè)的本科及高職高專學(xué)生的教學(xué)用書
全書共9章，主要內(nèi)容包括：硬件描述語言與可編程邏輯器件、Vivado和QuartusPrime開發(fā)工具的使用、Verilog HDL的基本語法、行為描述的語法、基本組合邏輯電路設(shè)計(jì)、基本時(shí)序邏輯電路設(shè)計(jì)、有限狀態(tài)機(jī)的設(shè)計(jì)、IP核及實(shí)驗(yàn)指導(dǎo)(含14個(gè)實(shí)驗(yàn))。本書將知識(shí)點(diǎn)的講解與例題、習(xí)題和實(shí)驗(yàn)相結(jié)合，由淺入深地講述了EDA數(shù)字系統(tǒng)設(shè)計(jì)的方法和思路，旨在提高讀者的Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)與應(yīng)用水平。
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