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本書從FPGA開發(fā)入門與芯片實際開發(fā)應(yīng)用角度出發(fā)，全面介紹了FPGA設(shè)計所需的理論基礎(chǔ)和工具應(yīng)用。書中針對Verilog HDL設(shè)計的基礎(chǔ)語法進行了系統(tǒng)的介紹，對Verilog HDL中一些常接觸并容易出錯的概念進行了詳細說明。同時，書中還介紹了在數(shù)字電路設(shè)計中常用的EDA工具、狀態(tài)機、仿真與測試方法。全書內(nèi)容介紹深入淺出，結(jié)合作者多年來使用Verilog HDL的心得體會和積累，列舉了豐富的設(shè)計實例，展現(xiàn)了許多仿真設(shè)計流程，全面總結(jié)和深入闡述了在Verilog HDL中一些設(shè)計技巧、設(shè)計理念，適合廣大電路設(shè)計開發(fā)人員、電子愛好者和初學者全面學習。本書適合廣大電路設(shè)計開發(fā)人員閱讀，也可以作為高等院校電子信息、電氣自動化等相關(guān)專業(yè)的教學用書。

隨著電子技術(shù)的不斷發(fā)展，現(xiàn)在數(shù)字電路設(shè)計思想和方法都進入了一個全新的階段。FPGA/CPLD可編程邏輯器件的功能越來越強大，應(yīng)用也越來越廣泛，為了能夠快速地應(yīng)用FPGA/CPLD進行項目開發(fā)，選擇一種快速的開發(fā)方式很重要，而基于硬件描述語言的設(shè)計是比較高效的。所以要想應(yīng)用FPGA/CPLD進行系統(tǒng)設(shè)計，掌握一種硬件描述語言是必不可少的，當然硬件描述語言中Verilog HDL和VHDL是首選。這兩種語言都是IEEE標準的描述語言。本書基于Verilog HDL進行講解。
Verilog HDL與C語言語法相似，具有簡潔、易掌握的特點，是目前使用較廣泛的硬件描述語言之一。本書不僅對Verilog HDL的基礎(chǔ)語法、常用語句、常用函數(shù)和任務(wù)進行了詳細講解，同時對一些平常不容易理解的Verilog HDL的概念、設(shè)計技巧和使用要點進行了深入剖析講解。另外，書中還對在數(shù)字電路設(shè)計中常用的EDA工具進行介紹，這些工具可以幫助我們高效、高質(zhì)量地將設(shè)計代碼轉(zhuǎn)換為物理電路，同時一些工具，例如ModelSim，還可以為我們提供模擬仿真手段，它們的應(yīng)用極大地方便了系統(tǒng)設(shè)計。
全書內(nèi)容具有以下特點：
1. 零基礎(chǔ)入門，F(xiàn)PGA基礎(chǔ)、工具、應(yīng)用全涵蓋：簡明實用，囊括FPGA 設(shè)計全貌，對基礎(chǔ)語法講解的同時，結(jié)合作者進行FPGA開發(fā)的心得體會和案例積累，幫助讀者了解FPGA芯片設(shè)計的思路并輕松入門；
2. 圖文并茂，視頻講解：結(jié)合典型開發(fā)實例，同時輔以大量電路圖、結(jié)構(gòu)圖、示例圖，配合視頻講解，帶領(lǐng)讀者了解FPGA設(shè)計與開發(fā)的全部細節(jié)與技巧，從而使讀者精通FPGA芯片開發(fā)的各項實用技能。
本書在對基礎(chǔ)語法講解的同時，結(jié)合作者使用Verilog HDL的心得體會和積累，以通俗易懂的方式與讀者共享，摒棄晦澀難懂的說教方式，結(jié)合實例以簡單明了的方式呈現(xiàn)給讀者，幫助讀者熟悉FPGA設(shè)計開發(fā)的流程，并不斷精進。書中程序源代碼可掃下方二維碼下載。
本書由謝永昌主編，參加編寫的還有李寧、陳淼、袁志偉、苗秀清、耿港、張伯虎等。由于作者水平有限，書中疏漏和不妥之處在所難免，特請讀者批評指正（歡迎關(guān)注下方微信公眾號二維碼交流）。

編者　

第一篇　基礎(chǔ)知識
第1章 FPGA應(yīng)用概述 002
1.1　EDA概述 002
1.1.1　FPGA與CPLD 002
1.1.2　Verilog HDL和VHDL 003
1.2　FPGA的基本結(jié)構(gòu) 004
1.3　FPGA的常用開發(fā)工具 006
1.3.1　常用工具匯總一覽表 006
1.3.2　HDL前端輸入與系統(tǒng)管理軟件 008
1.3.3　HDL邏輯綜合軟件 008
1.3.4　仿真軟件 009

第2章 FPGA設(shè)計流程 010
2.1　需求分析 011
2.2　電路設(shè)計與輸入 011
2.3　功能實現(xiàn)與仿真 011
2.4　綜合優(yōu)化 012
2.5　時序仿真與驗證 012
2.6　板級調(diào)試 013

第二篇　設(shè)計方法
第3章 Verilog HDL語言要素 016
3.1　注釋與格式 016
3.1.1　注釋 016
3.1.2　格式 018
3.2　標識符 019
3.3　數(shù)據(jù)對象 020
3.3.1　常量 020
3.3.2　關(guān)鍵字 022
3.4　數(shù)據(jù)類型 023
3.4.1　變量 024
3.4.2　線網(wǎng)類型 025
3.5　表達式 027
3.5.1　操作數(shù) 027
3.5.2　操作符 030
3.5.3　表達式種類 038

第4章 Verilog HDL基本語句 039
4.1　賦值語句 039
4.1.1　連續(xù)賦值語句 039
4.1.2　過程賦值語句 041
4.2　單元塊語句 045
4.2.1　順序塊begin-end 046
4.2.2　fork-join語句 047
4.3　流程控制語句 049
4.3.1　條件語句 049
4.3.2　循環(huán)語句 058

第5章 Verilog HDL的描述方式 063
5.1　門級結(jié)構(gòu)描述 063
5.1.1　門級結(jié)構(gòu)的組成 064
5.1.2　門級結(jié)構(gòu)的邏輯真值表 065
5.1.3　門級結(jié)構(gòu)描述實例 067
5.2　數(shù)據(jù)流描述 069
5.2.1　數(shù)據(jù)流描述特點 069
5.2.2　數(shù)據(jù)流描述實例 069
5.3　行為級描述 071
5.3.1　行為級描述特點 071
5.3.2　行為級描述實例 071

第6章 Verilog HDL的函數(shù)和任務(wù) 073
6.1　函數(shù) 073
6.1.1　函數(shù)定義 073
6.1.2　函數(shù)調(diào)用 074
6.2　任務(wù) 075
6.2.1　任務(wù)定義 075
6.2.2　任務(wù)調(diào)用 076
6.3　函數(shù)和任務(wù)的差異 078

第7章狀態(tài)機 079
7.1　狀態(tài)機的分類與特點 079
7.1.1　狀態(tài)機的分類 079
7.1.2　狀態(tài)機的特點 084
7.2　狀態(tài)機的設(shè)計方法 084
7.2.1　狀態(tài)機的設(shè)計流程 084
7.2.2　狀態(tài)機設(shè)計要點 085
7.2.3　狀態(tài)機的描述方法 087

第三篇　仿真與測試
第8章仿真 098
8.1　仿真概述 098
8.2　仿真中的延時描述 099
8.2.1　延時的表示方法 099
8.2.2　路徑延遲聲明specify 099
8.3　Testbench設(shè)計與使用要點 100
8.3.1　Testbench書寫方法 101
8.3.2　時鐘、復(fù)位的寫法 103

第9章測試用例設(shè)計 108
9.1　組合邏輯電路仿真設(shè)計 108
9.1.1　8-3線編碼器示例 108
9.1.2　4位加法器示例 109
9.2　時序電路仿真設(shè)計 112
9.2.1　D觸發(fā)器示例 112
9.2.2　4位計數(shù)器示例 114

第四篇　設(shè)計實例
第10章 Verilog設(shè)計實例 120
10.1　Verilog基礎(chǔ)設(shè)計實例 120
10.1.1　簡單組合邏輯電路設(shè)計 120
10.1.2　簡易有限狀態(tài)機設(shè)計 126
10.1.3　跑馬燈設(shè)計 129
10.1.4　數(shù)碼管顯示設(shè)計 135
10.2　Verilog進階設(shè)計實例 139
10.2.1　IIC通信 139
10.2.2　SPI通信 162
10.2.3　串口通信設(shè)計 173
10.2.4　紅外遙控設(shè)計 192

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