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Verilog HDL設(shè)計(jì)實(shí)例手冊(cè)

Verilog HDL設(shè)計(jì)實(shí)例手冊(cè)

定  價(jià):89 元

        

  • 作者:王金明 等
  • 出版時(shí)間:2022/6/1
  • ISBN:9787121437052
  • 出 版 社:電子工業(yè)出版社
  • 中圖法分類:TP312 
  • 頁碼:340
  • 紙張:
  • 版次:01
  • 開本:16開
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讀者對(duì)象:本書可作為電子、通信、集成電路、信息、電路與系統(tǒng)、通信與信息系統(tǒng)及測(cè)控技術(shù)與儀器等專業(yè)本科生和研究生的教材,也可作為全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽的參考書,還可供從事FPGA設(shè)計(jì)和開發(fā)的工程技術(shù)人員學(xué)習(xí)參考。

本書以Intel的FPGA芯片為目標(biāo)器件,以Quartus Prime、Platform Designer(PD)、Nios II-Eclipse為軟件工具,以Verilog HDL為設(shè)計(jì)語言,選擇C4_MB“口袋實(shí)驗(yàn)板”為目標(biāo)板,通過精選設(shè)計(jì)案例,詮釋用FPGA實(shí)現(xiàn)數(shù)字系統(tǒng)設(shè)計(jì)的思路與方法。本書的案例涵蓋常用的FPGA數(shù)字電路與系統(tǒng),從復(fù)雜的邏輯設(shè)計(jì)和控制電路,到Nios II嵌入式處理器開發(fā);從狀態(tài)機(jī)單步控制電路,到各種數(shù)學(xué)運(yùn)算和并行處理系統(tǒng);從通信和接口電路,到數(shù)字信號(hào)處理和復(fù)雜算法的實(shí)現(xiàn),以及用FPGA驅(qū)動(dòng)各種常用的I/O外設(shè)均有涉及。有的案例同時(shí)給出采用IP核和Verilog HDL編程兩種實(shí)現(xiàn)方案,以便于從不同的角度對(duì)兩種方案進(jìn)行比較;有的設(shè)計(jì)案例來自大學(xué)生電子設(shè)計(jì)競(jìng)賽的賽題,因此本書對(duì)參加電子設(shè)計(jì)競(jìng)賽的學(xué)生和指導(dǎo)老師也具有參考價(jià)值。
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