數(shù)字邏輯設(shè)計與VHDL描述（第2版）
定 價：31 元
叢書名：高等院校通信與信息專業(yè)規(guī)劃教材
- 作者：徐惠民 ，安德寧 著
- 出版時間：2010/2/1
- ISBN：9787111099550
- 出 版 社：機(jī)械工業(yè)出版社
- 中圖法分類：TN79
- 頁碼：343
- 紙張：膠版紙
- 版次：2
- 開本：16開
《數(shù)字邏輯設(shè)計與VHDL描述（第2版）》是為適應(yīng)21世紀(jì)需要而編寫的“數(shù)字邏輯設(shè)計與VHDL描述”教材�！稊�(shù)字邏輯設(shè)計與VHDL描述》在保留“數(shù)字電路與邏輯設(shè)計”的系統(tǒng)性和完整性基礎(chǔ)上，詳細(xì)介紹了用VHDL硬件描述語言對數(shù)字電路和系統(tǒng)進(jìn)行描述和設(shè)計的方法。全書包括數(shù)字邏輯設(shè)計基礎(chǔ)，以CMOS為主的數(shù)字集成電路，組合電路的分析、設(shè)計和描述，時序電路的分析、設(shè)計和描述，可編程邏輯器件，數(shù)字系統(tǒng)的描述和設(shè)計�！稊�(shù)字邏輯設(shè)計與VHDL描述》最后提供了數(shù)字邏輯電路實(shí)驗(yàn)和課程設(shè)計題目。全書強(qiáng)調(diào)基本概念和基本方法，每章都有相當(dāng)數(shù)量的習(xí)題。
《數(shù)字邏輯設(shè)計與VHDL描述（第2版）》可作為高等院校通信與信息專業(yè)的教材，也可供相關(guān)技術(shù)人員培訓(xùn)使用。
21世紀(jì)是信息化的時代，數(shù)字化是人類進(jìn)入信息化的必要條件。 “數(shù)字邏輯設(shè)計與VHDL描述”是數(shù)字化的基礎(chǔ)，因此“數(shù)字邏輯設(shè)計與VHDL描述”課程是通信工程、計算機(jī)、自動控制、電子工程等電類專業(yè)和機(jī)電一體化非電類專業(yè)的一門專業(yè)基礎(chǔ)課，也是一門發(fā)展最快、應(yīng)用最廣的學(xué)科。
隨著計算技術(shù)和數(shù)字技術(shù)的發(fā)展，在現(xiàn)代電子設(shè)備中，單純用模擬電路實(shí)現(xiàn)的已經(jīng)很少見，通常只在微弱信號放大、高頻數(shù)據(jù)采集和大功率輸出等局部電路采用模擬電路，其余部分廣泛采用數(shù)字電路。因此，對大多數(shù)電子設(shè)備而言，其整體部分是數(shù)字系統(tǒng)。為此，對數(shù)字電路的分析與設(shè)計，就成為電子工程技術(shù)人員必備的專業(yè)基礎(chǔ)知識。
在數(shù)字電路與數(shù)字系統(tǒng)中，所用邏輯組件已由20世紀(jì)60年代的小規(guī)模集成(SSI)、20世紀(jì)70年代后的中規(guī)模集成(MSl)標(biāo)準(zhǔn)邏輯部件，發(fā)展到目前的大規(guī)模集成(LSI)、超大規(guī)模集成(VLSl)、專用集成電路(ASIC)。集成電路工藝已由TTL為主變?yōu)橐訡MOS為主。相應(yīng)地，數(shù)字邏輯電路的設(shè)計方法也在不停地演變和發(fā)展，使數(shù)字系統(tǒng)的設(shè)計從傳統(tǒng)的單純硬件設(shè)計方法，變?yōu)橛嬎銠C(jī)軟硬件協(xié)同設(shè)計的方法。它使電子設(shè)計自動化(EDA)和電子系統(tǒng)設(shè)計自動化(ESDA)成為現(xiàn)代電子系統(tǒng)設(shè)計和制造中的主要技術(shù)手段。
EDA和ESDA技術(shù)是現(xiàn)代電子工程師進(jìn)行電子系統(tǒng)和電子工程設(shè)計所必須掌握的技術(shù)。
為了適應(yīng)電子系統(tǒng)設(shè)計技術(shù)的發(fā)展，培養(yǎng)面向21世紀(jì)、參與國內(nèi)外市場競爭的電子技術(shù)人材，本書在保留“數(shù)字電路與邏輯設(shè)計”的系統(tǒng)性和完整性基礎(chǔ)上，對中小規(guī)模的內(nèi)容作了適當(dāng)精簡，在門電路部分以介紹CMOS為主，在組合和時序電路方面，加強(qiáng)了大規(guī)模組件方面的內(nèi)容，特別是在可編程邏輯器件(PLD)方面的編程(用VHDL語言)和使用，作了較詳細(xì)的介紹。本書為讀者提供了獨(dú)立分析和設(shè)計數(shù)字電路和數(shù)字系統(tǒng)的工具，并幫助讀者建立規(guī)范有序的思維習(xí)慣，以提高分析和解決實(shí)際問題的能力。
本書既重視基本的邏輯設(shè)計概念和方法的介紹，也重視對于用硬件描述語言描述和設(shè)計數(shù)字電路的介紹。為了使讀者能夠較早地接觸和充分掌握VHDL語言的使用，我們采用一邊介紹語言，一邊介紹語言的應(yīng)用，最后介紹對于數(shù)字系統(tǒng)的描述。
《數(shù)字邏輯設(shè)計和VHDL描述》出版后，受到了普遍的關(guān)注，認(rèn)為數(shù)字邏輯設(shè)計和硬件描述語言的結(jié)合是一種發(fā)展趨勢，所以教材有很好的參考價值。
數(shù)字邏輯設(shè)計是一門實(shí)踐性很強(qiáng)的課程，許多概念和方法需要在實(shí)踐中進(jìn)一步加深理解，并且，在實(shí)踐中提高學(xué)生的應(yīng)用能力。為此，我們在這次再版時，專門增加了一章介紹數(shù)字邏輯實(shí)驗(yàn)。其中，介紹了實(shí)驗(yàn)操作的基本知識，提供了一批實(shí)驗(yàn)題目。實(shí)驗(yàn)題目分為基本實(shí)驗(yàn)、PLD實(shí)驗(yàn)和課程設(shè)計題目。基本實(shí)驗(yàn)的題目數(shù)量不是很多，但都是經(jīng)過精心挑選的。學(xué)生必須經(jīng)過必要的硬件實(shí)驗(yàn)，才會有基本的處理實(shí)際問題的能力。PLD實(shí)驗(yàn)是軟件模擬實(shí)驗(yàn)，通過這些實(shí)驗(yàn)可以熟悉VHDL語言的使用以及邏輯模擬的基本過程，進(jìn)一步掌握有關(guān)電路的設(shè)計方法。最后的“數(shù)字系統(tǒng)設(shè)計課題”，可以作為課程設(shè)計的選題。這些題目的綜合性和實(shí)用型都比較強(qiáng)，對于學(xué)生的能力培養(yǎng)很有促進(jìn)作用。
本書是作者依據(jù)多年教學(xué)和科研的經(jīng)驗(yàn)，參考國內(nèi)外優(yōu)秀教材編寫而成的。全書共分為10章，第1～3章是預(yù)備知識。內(nèi)容包括數(shù)制與編碼、邏輯代數(shù)基礎(chǔ)和集成邏輯門電路。主要介紹了二進(jìn)制數(shù)和其他進(jìn)制數(shù)之間的互換，二進(jìn)制數(shù)的算術(shù)運(yùn)算，幾種常用的二—十進(jìn)制代碼及其加法運(yùn)算，格雷碼和差錯檢測碼。對于邏輯函數(shù)的化簡，只介紹代數(shù)法和卡諾圖法。在門電路部分主要介紹CMOS集成電路的結(jié)構(gòu)和外特性等。對TTL和ECL電路只作簡要介紹。
第4章組合邏輯電路。結(jié)合實(shí)際例子介紹使用中、小規(guī)模集成電路進(jìn)行邏輯設(shè)計的方法。
第5章開始引入VHDL語言及其描述。先介紹最基本的描述方法和語句，并結(jié)合對于組合電路的描述，使讀者開始熟悉和運(yùn)用這種方法。
第6章介紹集成觸發(fā)器，也介紹用VHDL語言對于時序電路進(jìn)行描述的基本方法。
第7章介紹時序邏輯電路的分析和設(shè)計。內(nèi)容包括使用中、小規(guī)模集成電路的設(shè)計，以及用VHDL語言對時序電路和系統(tǒng)進(jìn)行描述的方法。
第8章是可編程邏輯器件，介紹了可編程邏輯器件的工作原理，PAL、GAL和CPLD芯片的結(jié)構(gòu)和原理，對于門陣列只作了簡單的介紹。
第9章是數(shù)字系統(tǒng)設(shè)計，希望讀者通過這一章的學(xué)習(xí)能夠開始自己設(shè)計數(shù)字系統(tǒng)。
第10章是數(shù)字邏輯電路實(shí)驗(yàn)，介紹實(shí)驗(yàn)基本知識，提供大量實(shí)驗(yàn)課題。
本書在每章后面有一定數(shù)量的習(xí)題，其中有些題有一定難度。作者的意圖在于引起讀者思考，并加深讀者對所學(xué)內(nèi)容的理解與掌握，習(xí)題數(shù)量比較多，為教師和同學(xué)提供了選擇的機(jī)會。我們將考慮編寫和出版有關(guān)的習(xí)題解答和實(shí)驗(yàn)指導(dǎo)。
為便于老師們使用本教材。我們編寫了本書的電子教案，請登錄WWW．cmpbook．com下載。
本書的第1、2、3、4、8章由安德寧編寫，第5、6、7、9由徐惠民編寫，第10章由徐惠民和安德寧共同編寫。彭家浚、李春宜、韓玉芬、徐晶、龔乃緒等也參與了本書編寫的有關(guān)工作。
本書對于VHDL語言的介紹只是基本的，全面的學(xué)習(xí)可參見有關(guān)的資料。
由于作者水平有限，加之時間倉促，書中難免存在缺點(diǎn)和錯誤，懇請廣大讀者批評指正。我們的郵件地址是huimin@bupt．edu．cn，歡迎聯(lián)系。
第1章 數(shù)制與編碼
1.1 進(jìn)位計數(shù)制
1.1.1 基數(shù)和權(quán)
1.1.2 2n進(jìn)制數(shù)之間的轉(zhuǎn)換
1.1.3 十進(jìn)制數(shù)和2n進(jìn)制數(shù)之間的轉(zhuǎn)換
1.2 二-十進(jìn)制編碼
1.2.1 幾種二-十進(jìn)制編碼
1.2.2 二-十進(jìn)制代碼的加法
1.3 格雷(Gray)碼
1.4 差錯檢測碼
1.4.1 奇偶校驗(yàn)碼
1.4.2 五中取二碼和六中取二碼
1.5 習(xí)題
第2章 邏輯代數(shù)基礎(chǔ)
2.1 基本概念
2.1.1 邏輯變量和邏輯函數(shù)
2.1.2 基本邏輯運(yùn)算
2.1.3 導(dǎo)出邏輯運(yùn)算
2.1.4 邏輯函數(shù)的表示方法
2.2 邏輯代數(shù)的定理和規(guī)則
2.2.1 邏輯代數(shù)的基本定律
2.2.2 常用公式
2.2.3 展開定理
2.2.4 邏輯代數(shù)的三個規(guī)則
2.3 邏輯函數(shù)的標(biāo)準(zhǔn)表達(dá)式
2.3.1 標(biāo)準(zhǔn)"與或"式
2.3.2 標(biāo)準(zhǔn)"或與"式
2.3.3 不完全確定的邏輯函數(shù)
2.4 邏輯函數(shù)的化簡方法
2.4.1 邏輯函數(shù)式的化簡目標(biāo)
2.4.2 代數(shù)化簡法
2.4.3 卡諾圖法化簡邏輯函數(shù)
2.5 習(xí)題
第3章 集成邏輯門電路
3.1 概述
3.1.1 電壓電平
3.1.2 正邏輯和負(fù)邏輯
3.2 MOS晶體管
3.2.1 MOS晶體管的分類
3.2.2 MOS管的三個工作區(qū)
3.2.3 MOS管的開關(guān)時間
3.3 CMOS反相器
3.3.1 CMOS反相器的結(jié)構(gòu)及工作原理
3.3.2 CMOS反相器的電壓傳輸特性
3.3.3 CMOS反相器的功耗
3.3.4 CMOS反相器的開關(guān)時間
3.4 CMOS其他邏輯門電路
3.4.1 CMOS與非門
3.4.2 CMOS或非門
3.4.3 門的輸入端數(shù)的擴(kuò)展
3.4.4 緩沖門、與門及或門
3.4.5 CMOS與或非門和異或門
3.4.6 CMOS傳輸門
3.5 CMOS集成電路的輸出結(jié)構(gòu)
3.5.1 推挽輸出
3.5.2 三態(tài)輸出
3.5.3 漏極開路輸出
3.5.4 施密特觸發(fā)器
3.6 CMOS邏輯系列
3.6.1 HC和HCT系列
3.6.2 VHC和VHCT
3.6.3 FAC和FACT
3.6.4 CMOS電路使用中應(yīng)注意的問題
3.7 雙極型集成邏輯電路
3.7.1 晶體三極管非門
3.7.2 肖特基晶體三極管
3.8 TTL邏輯門電路
3.8.1 TTL與非門電路
3.8.2 LSTTL或非門
3.8.3 TTL系列
3.8.4 TTL電路使用中注意的問題
3.9 ECL邏輯電路
3.9.1 基本ECL電路
3.9.2 ECL系列
3.9.3 ECL電路使用中應(yīng)注意的問題
3.10 邏輯門的混合邏輯符號
3.10.1 緩沖門的混合邏輯符號
3.10. 2 與門和與非門的混合邏輯符號
3.10.3 或門及或非門的混合邏輯符號
3.11 習(xí)題
第4章 組合邏輯電路
4.1 組合邏輯電路的分析
4.1.1 組合邏輯電路的分析步驟
4.1.2 分析舉例
4.2 中規(guī)模組合邏輯電路
4.2.1 編碼器
4.2.2 譯碼器
4.2.3 數(shù)據(jù)選擇器
4.2.4 加法器
4.2.5 數(shù)值比較器
4.2.6 奇偶校驗(yàn)器
4.3 組合邏輯電路的綜合
4.3.1 組合邏輯電路的綜合方法
4.3.2 組合邏輯電路設(shè)計舉例
4.4 組合邏輯電路中的競爭與冒險
4.4.1 冒險的分類
4.4.2 冒險的檢查及消除
4.5 習(xí)題
第5章 VHDL描述組合邏輯電路
5.1 硬件描述語言VHDL
5.1.1 設(shè)計過程
5.1.2 VHDL語言的基本特點(diǎn)
5.2 VHDL描述的基本結(jié)構(gòu)
5.2.1 實(shí)體描述
5.2.2 結(jié)構(gòu)體描述
5.3 數(shù)據(jù)類型、運(yùn)算符和表達(dá)式
5.3.1 枚舉類型
5.3.2 數(shù)組類型
5.3.3 子類型
5.3.4 VHDL運(yùn)算符
5.3.5 常量的定義
5.3.6 VHDL表達(dá)式
5.4 VHDL的庫和包
5.4.1 VHDL庫的種類和使用
5.4.2 程序包
5.4.3 庫和程序包的引用
5.4.4 函數(shù)和過程
5.5 并行處理語句
5.5.1 并行賦值語句
5.5.2 條件賦值語句
5.5，3 選擇信號賦值語句
5.6 順序描述語句
5.6.1 PROCESS語句
5.6.2 信號和變量賦值語句
5.6.3 分支語句
5.6.4 循環(huán)語句
5.7 結(jié)構(gòu)描述語句
5.7.1 部件聲明語句
5.7.2 部件描述語句
5.7.3 重復(fù)部件的描述
5.8 VHDL描述組合邏輯電路
5.8.1 譯碼電路的描述
5.8.2 三態(tài)門的描述
5.8.3 編碼器的描述
5.9 習(xí)題
第6章 集成觸發(fā)器
6.1 觸發(fā)器的基本特性及其記憶作用
6.2 電位型觸發(fā)器
6.2.1 基本RS觸發(fā)器
6.2.2 帶使能端的RS觸發(fā)器
6.2.3 D觸發(fā)器
6.2.4 鎖存器
6.3 時鐘控制的集成觸發(fā)器
6.3.1 主從觸發(fā)器
6.3.2 T觸發(fā)器
6.3.3 邊沿觸發(fā)器
6.4 觸發(fā)器的邏輯符號
6.5 CMOS觸發(fā)器
6.5.1 帶使能端D觸發(fā)器
6.5.2 CMOS主從D觸發(fā)器
6.5.3 CMOSJK觸發(fā)器
6.6 集成觸發(fā)器的時間參數(shù)
6.6.1 建立時間和保持時間
6.6.2 時鐘信號的時間參數(shù)
6.7 觸發(fā)器的VHDL描述
6.7.1 電位型觸發(fā)器的VHDL描述
6.7.2 鐘控型觸發(fā)器的描述
6.8 習(xí)題
第7章 時序邏輯電路的分析、設(shè)計和描述
7.1 時序電路基礎(chǔ)
7.1.1 同步時序電路的分類和描述
7.1.2 常用時序電路
7.2 常用同步時序電路的分析
7.2.1 同步時序電路分析的步驟
7.2.2 同步計數(shù)器的分析
7.2.3 移位寄存器及其應(yīng)用電路的分析
7.3 常用時序電路的設(shè)計
7.3.1 基本的設(shè)計步驟
7.3.2 同步計數(shù)器的設(shè)計
7.3.3 序列信號發(fā)生器
7.3.4 M序列發(fā)生器
7.4 異步計數(shù)器
7.4.1 異步計數(shù)器的基本形式
7.4.2 異步計數(shù)器的分析
7.5 中規(guī)模時序集成電路
7.5.1 中規(guī)模集成計數(shù)器
7.5.2 中規(guī)模計數(shù)器的應(yīng)用
7.5.3 中規(guī)模移位寄存器
7.5.4 中規(guī)模移位寄存器的應(yīng)用
7.5.5 時序部件的VHDL描述
7.6 一般時序電路的分析和設(shè)計
7.6.1 一般時序電路的分析
7.6.2 一般時序電路的設(shè)計
7.6.3 時序機(jī)的VHDL描述
7.7 習(xí)題
第8章 可編程邏輯器件
8.1 概述
8.1.1 專用集成電路的分類
8.1.2 PLD的基本結(jié)構(gòu)
8.1.3 PLD電路的表示方法
8.1.4 PLD的分類
8.1.5 PLD的性能特點(diǎn)
8.2 只讀存儲器ROM
8.2.1 ROM的邏輯結(jié)構(gòu)
8.2.2 ROM的分類
8.2.3 ROM的應(yīng)用
8.3 可編程陣列邏輯(PAL)
8.3.1 PAL的基本結(jié)構(gòu)
8.3.2 PAL16L8的邏輯結(jié)構(gòu)圖及應(yīng)用
8.4 通用陣列邏輯(GAL)
8.4.1 GAL的性能特點(diǎn)
8.4.2 GAL的結(jié)構(gòu)
8.4.3 輸出邏輯宏單元OLMC
8.5 可擦除可編程的邏輯器件(EPLD)
8.5.1 MAX7000系列器件的結(jié)構(gòu)
8.5.2 宏單元(MACROCELL)
8.5.3 擴(kuò)展乘積項
8.5.4 PIA和I／O控制塊
8.5.5 EPM7128S應(yīng)用舉例
8.6 復(fù)雜的可編程邏輯器件(CPLD)
8.6.1 FLEX 10K器件的結(jié)構(gòu)
8.6.2 嵌入陣列塊(EAB)
8.6.3 邏輯陣列塊(LAB)
8.6.4 邏輯單元(LE)
8.6.5 快速通道互連
8.6.6 輸入輸出單元(IOE)
8.7 現(xiàn)場可編程門陣列(FPGA)的特點(diǎn)
8.7.1 FPGA的基本結(jié)構(gòu)
8.7.2 FPGA的特點(diǎn)
8.8 習(xí)題
第9章 數(shù)字系統(tǒng)設(shè)計
9.1 層次化結(jié)構(gòu)設(shè)計
9.1.1 設(shè)計的層次
9.1.2 系統(tǒng)結(jié)構(gòu)的分解
9.2 自頂向下設(shè)計方法
9.2.1 自頂向下設(shè)計方法的基本設(shè)計過程
9.2.2 數(shù)字系統(tǒng)的基本劃分
9.3 復(fù)數(shù)運(yùn)算器的設(shè)計
9.3.1 設(shè)計要求
9.3.2 確定系統(tǒng)接口
9.3.3 系統(tǒng)劃分
9.3.4 系統(tǒng)描述
9.4 習(xí)題
第10章 數(shù)字邏輯電路實(shí)驗(yàn)
10.1 數(shù)字邏輯電路實(shí)驗(yàn)的基本知識
10.1.1 數(shù)字集成電路器件簡介
10.1.2 數(shù)字邏輯電路的測試
10.1.3 數(shù)字電路常見故障的查找與排除
10.1.4 實(shí)驗(yàn)報告的撰寫
10.2 數(shù)字電路的基本實(shí)驗(yàn)
10.2.1 實(shí)驗(yàn)一 常用數(shù)字儀表的使用
10.2，2 實(shí)驗(yàn)二 邏輯門的電壓傳輸特性及參數(shù)測量
10.2.3 實(shí)驗(yàn)三 組合邏輯電路的應(yīng)用(一)
10.2.4 實(shí)驗(yàn)四 組合邏輯電路的應(yīng)用(二)
10.2.5 實(shí)驗(yàn)五 觸發(fā)器及移位寄存器的應(yīng)用
10.2.6 實(shí)驗(yàn)六 MSI計數(shù)器的應(yīng)用
10.3 MAX+plusII軟件開發(fā)系統(tǒng)及其安裝
10.3.1 MAX+plusII的安裝
10.3.2 啟動MAX+plusII
10.4 MAX+plusII設(shè)計平臺的使用方法
10.4.1 設(shè)計輸入
10.4.2 設(shè)計編譯
10.4.3 設(shè)計驗(yàn)證
10.4.4 器件編程
10.5 可編程邏輯器件實(shí)驗(yàn)
10.5.1 EPM7128S的管腳圖及主要電氣參數(shù)
10.5.2 用VHDL設(shè)計PLD的實(shí)驗(yàn)
10.6 數(shù)字系統(tǒng)設(shè)計課題
10.6.1 課題一 交通燈控制器
10.6.2 課題二 三層電梯控制器
10.6.3 課題三 乒乓游戲機(jī)
10.6.4 課題四 數(shù)字頻率計
10.6.5 課題五 數(shù)字鎖
10.6.6 課題六 數(shù)字日歷
10.6.7 課題七 數(shù)字鐘
10.6.8 課題八 智能函數(shù)發(fā)生器
10.6.9 課題九 智能競賽搶答器
10.6.10 課題十 數(shù)據(jù)采集與監(jiān)測
系統(tǒng)
參考文獻(xiàn)
書單推薦
