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Verilog HDL是一種使用廣泛的硬件描述語言，目前在國內(nèi)無論是集成電路還是嵌入式設計的相關(guān)專業(yè)都會使用到這種硬件描述語言。市面上介紹Verilog HDL的教材非常廣泛，各有不同的偏重。在第1版廣泛應用的基礎(chǔ)上，吸收了眾多讀者的寶貴建議，大幅完善了第2版內(nèi)容。本書著重從設計角度入手，每章都力求讓讀者掌握一種設計方法，能夠利用本章知識進行完整的設計，從模塊的角度逐步完成對Verilog HDL語法的學習，從而在整體上掌握Verilog HDL語法。為了達到這個目的，每章中都會給出使用本章知識完成的實例，按照門級、數(shù)據(jù)流級、行為級、任務和函數(shù)、測試模塊、可綜合設計和完整實例的順序向讀者介紹Verilog HDL的語法和使用方式。書中出現(xiàn)的所有代碼均經(jīng)過仿真，力求準確，另外配套有書中所有實例源文件和實例操作的視頻講解。

再版前言
Verilog HDL是一種使用非常廣泛的硬件描述語言，可以使用在電路和系統(tǒng)級的設計上，也可以作為嵌入式開發(fā)的編程語言之一。隨著集成電路產(chǎn)業(yè)在我國的蓬勃發(fā)展，HDL語言的教學工作也在很多高校展開，市面上也有很多國內(nèi)外的優(yōu)秀教材。
作者從事Verilog HDL課程教學多年，使用過十余種本版和引進版的教材，然而在教學課程結(jié)束之后，學生反饋回來的信息，往往是難以應用。造成這種情況的原因很多，一是部分教材過于偏重語法細節(jié)，在一個細小的語法上糾結(jié)太多，使學生陷入了語法大于一切的迷途；二是在學習中與實際電路脫節(jié)，寫出的代碼只適合仿真，不知硬件描述語言最終面向的對象是硬件，只能仿真的代碼用途有限；三是缺少直觀的認識，對編寫的代碼、模塊等只有紙面上的了解，不去追究其內(nèi)部的細節(jié)。這樣學習Verilog HDL語言之后，效果和沒學之前相比，只是多認識了一些語法而已。
自本書第1版2014年出版以來，獲得讀者的廣泛歡迎，已多次重印，并且，很多讀者來信介紹他們具體應用Verilog HDL的情況，對本書提出了很多寶貴意見和建議。在此基礎(chǔ)上，我們根據(jù)用戶建議，結(jié)合相關(guān)企業(yè)應用的需求和高校教學需求修訂了第1版內(nèi)容。相對于第1版本，本書刪減了一些使用頻率較低的語法，降低了讀者掌握語法的難度，同時增加了一些實例，使讀者有更多可以學習和揣摩的范例，能更好地理解代碼的設計。
本書在簡單地介紹了數(shù)字電路和Verilog HDL的相互關(guān)系之后，比較簡潔地介紹了基本語法，在介紹語法時給出了范例，以使語義明了，并且為每章出現(xiàn)的語法匹配了綜合實例，使讀者進一步加深認識。而在介紹語法之后，重點內(nèi)容放在如何編寫可綜合的設計模塊上，使讀者最后編寫的模塊可以在硬件電路上實現(xiàn)，本書按如下結(jié)構(gòu)進行展開。
第1章，Verilog HDL入門簡介。主要回顧數(shù)字電路的設計過程，并介紹使用Verilog HDL進行電路設計的基本流程和簡單示例，使讀者有一個初步的了解。
第2章，Verilog HDL門級建模。介紹Verilog HDL門級建模的基本語法，主要講解基本邏輯門的使用方法和層次化建模思想，嘗試設計一個可以執(zhí)行的模塊，并補充了必需的語法，在章節(jié)的最后給出了四個門級建模的實例，供讀者參考。
第3章，Verilog HDL數(shù)據(jù)流級建模。介紹數(shù)據(jù)流級建模的相關(guān)語法，主要是一些操作數(shù)的定義和操作符的使用方法，這些操作數(shù)和操作符是Verilog HDL的建�；A(chǔ)，在實際設計中使用頻繁，所以在這些語法中給出了很多小例子，在學習時要注意例子間的細小差別。
第4章，Verilog HDL行為級建模。行為級建模，也是進行Verilog HDL設計的基本語法，主要介紹initial和always結(jié)構(gòu)在電路中的使用情況，以及一些語句，如if語句、case語句、for語句和循環(huán)語句，講解順序塊和并行塊的適用情況，并介紹命名塊和塊的禁用語法，最后通過幾個實例，用這些語法進行電路設計。
第5章，任務、函數(shù)與編譯指令。函數(shù)和任務是Verilog HDL中的重要組成部分，它們是一些具有實際功能的代碼片段，類似于子程序，可以在Verilog HDL代碼中直接調(diào)用，非常靈活。另外，編譯指令是仿真中的重要指令，也需要理解其用法。
第6章，Verilog HDL測試模塊。從仿真測試的角度編寫測試模塊，力圖用多種方式生成不同信號，給出同一種信號的多種表達形式，開闊讀者的設計思路，使讀者能夠按照自己習慣的思路來編寫測試信號，而不是局限在某一種寫法上。
第7章，可綜合模型設計。從本章開始，所有的模塊都是可以綜合成最終電路的，因為Verilog HDL語言就是要編寫可以生成實際電路的模塊代碼�？删C合模型設計中需要注意許多問題，如阻塞和非阻塞賦值、多驅(qū)動問題、敏感列表問題等，還有一些語法根本不可以綜合，本章也一一列出。最后介紹了流水線的基本思想，并給出了一個雛形。
第8章，有限狀態(tài)機設計。狀態(tài)機的設計是時序電路設計的核心，越大型的時序電路狀態(tài)機就越顯得重要。本章不僅介紹了moore型和mealy型狀態(tài)機的區(qū)別，給出了一段式、兩段式和三段式的寫法，而且從硬件電路的角度對狀態(tài)機不同寫法得到的電路信號變化進行解釋，使讀者更明白所寫模塊變成電路后的工作狀況。
第9章，常見功能電路的HDL模型。本章一方面讓讀者對這些功能電路有一定的了解，另一方面也是希望讀者能在這些例子中進一步學習Verilog HDL編寫模塊的設計方法。
第10章，完整的設計實例。本章有三個綜合實例，從設計的提出開始，到最后的時序仿真結(jié)束，完成前端設計的基本流程，使讀者有一個整體的流程認知。
第11章，實驗。本章有七個實驗，實驗部分采用了比較新穎的方式，每個實驗都有一個主題，在完成這個主題的過程中，需要讀者編寫一些代碼，同時也給出了參考代碼。讀者一方面可以通過這些實驗來完成一些實例的設計，另一方面在設計中也可以進一步掌握實驗中涉及的語法。每個實驗都分成了學生版和輔導版兩個部分，學生版可以直接在實驗中給學生使用，輔導版則可以給教師作為參考或?qū)W生自學輔導使用。
第12章，課程設計。本章是一些規(guī)模中等的設計模塊，每個題目都給出了設計要求、實現(xiàn)代碼和仿真結(jié)果，部分題目還給出了引腳配置，每個題目的最后都提出了一些問題，還給出了功能擴展建議，當學生覺得題目簡單想要加大難度時可以使用這些擴展功能。
附錄A，課程測試樣卷。給出了測試題，可以檢查讀者的掌握情況。
附錄B，習題及樣卷答案。給出了習題和測試題的答案，以便參考。
在學習Verilog HDL的過程中，一定要多編寫代碼，多進行仿真，這樣可以幫助讀者更好地掌握語法和設計思想。另外，如果有條件的話，建議使用一些FPGA或CPLD的開發(fā)板，把設計的模塊用開發(fā)板實現(xiàn)，對讀者的學習非常有益。
本書第1～6章和測試題部分由哈爾濱理工大學于斌編寫，第7~12章由哈爾濱理工大學黃海編寫。參與本書編寫和視頻開發(fā)的人員還有謝龍漢、蔡思祺、林偉、魏艷光、林木議、王悅陽、林偉潔、林樹財、鄭曉、吳苗、李翔、朱小遠、唐培培、耿煜、尚濤、鄧奕、張桂東、魯力等。由于時間倉促，書中疏漏之處，請讀者批評指正，可通過電子郵件yubin@hrbust.edu.cn與我們交流。本書配套素材光盤內(nèi)容。請在華信教育資源網(wǎng)（www.hxedu.com.cn）的本書頁面下載，或與本書作者和編輯聯(lián)系。

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