《數(shù)字邏輯 第3版》根據(jù)《計算機學科教學計劃》編寫�！稊�(shù)字邏輯 第3版》共9章，主要內(nèi)容包括數(shù)字邏輯基礎、邏輯代數(shù)基礎、集成門電路、組合邏輯電路、觸發(fā)器、同步時序邏輯電路、異步時序邏輯電路、硬件描述語言Verilog HDL、以及脈沖波形的產(chǎn)生與整形共9個方面。
《數(shù)字邏輯 第3版》不僅介紹了數(shù)字邏輯的分析設計方法，還介紹了一些典型的數(shù)字電路的設計和應用方法，以及數(shù)字電路與邏輯設計的一些新內(nèi)容。
《數(shù)字邏輯 第3版》可作為高等院校計算機、信息、電子工程、自動控制及通信等專業(yè)的教材，也可作為成人教育相關課程的教材，并可作為相關專業(yè)科技人員的參考書。
根據(jù)高等學校工科計算機專業(yè)“數(shù)字邏輯”課程教學大綱的要求，并考慮自控、信息、電子工程和通信等專業(yè)學習“數(shù)字邏輯”課程的需要，編者參考了眾多同類教材并結(jié)合多年的教學經(jīng)驗編寫了本書。
“數(shù)字邏輯”是計算機科學與技術和軟件工程（類）本、�？茖W生必修的一門重要專業(yè)基礎課。本課程的目的是使學生從了解數(shù)字系統(tǒng)開始，到熟練掌握組合邏輯電路和時序邏輯電路的分析、設計方法，并能使用數(shù)字集成電路實現(xiàn)工程所需的邏輯設計，為數(shù)字計算機和其他數(shù)字系統(tǒng)的分析和設計奠定了良好的基礎。熟練掌握數(shù)字系統(tǒng)邏輯分析和設計的方法，對從事計算機軟硬件研制、開發(fā)和應用的工程技術人員是非常重要的。
數(shù)字集成電路是數(shù)字系統(tǒng)與計算機功能實現(xiàn)的基礎，將數(shù)字邏輯設計和數(shù)字集成電路結(jié)合起來講授，既可使學生掌握數(shù)字邏輯器件的分析與設計方法，又可了解標準數(shù)字集成芯片的原理和使用方法，同時還可使學生了解數(shù)字集成器件的更新?lián)Q代給數(shù)字系統(tǒng)分析和設計方法帶來的重大變化，進而適應并跟上數(shù)字技術的快速發(fā)展。
全書共分9章，第1章為數(shù)字邏輯基礎，介紹了數(shù)字系統(tǒng)中常用的數(shù)制及轉(zhuǎn)換、碼制和編碼。第2章為邏輯代數(shù)基礎，介紹了邏輯代數(shù)的基本定律規(guī)則，以及邏輯函數(shù)的表示及邏輯函數(shù)的化簡。第3章為集成門電路，介紹了典型TTL門，以及CMOS門的結(jié)構和原理。第4章為組合邏輯電路，介紹了組合邏輯電路的分析和設計方法。以及典型組合邏輯集成芯片的原理和應用。第5章為觸發(fā)器，介紹了各種觸發(fā)器的組成、原理和應用。第6章為同步時序邏輯電路，介紹了同步時序邏輯電路的分析和設計方法，以及中規(guī)模計數(shù)器的組成原理及應用。第7章為異步時序邏輯電路，介紹了脈沖異步時序邏輯電路和電平異步時序邏輯電路的分析和設計方法，以及集成異步計數(shù)器的原理和應用。第8章為硬件描述語言：Verilog HDI，介紹了Verilog HDI語言的語法、語句和結(jié)構，并介紹了使用Verilog HDI編程實現(xiàn)組合邏輯電路和時序邏輯電路的方法和實例。第9章為脈沖波形的產(chǎn)生與整形，介紹了555時基電路、多諧振蕩器、單穩(wěn)態(tài)觸發(fā)器及施密特觸發(fā)器的構成與工作原理。
本課程的先修課程是“電路與電子技術基礎”。本課程的參考課時為64學時，使用者可根據(jù)需要和具體情況對內(nèi)容進行取舍。
本書由詹瑾瑜、江維和李曉瑜共同編寫，具體分工如下：第2、3、7、8、9章由詹瑾瑜編寫；第l章由江維編寫；第4、5、6章由李曉瑜編寫，全書由詹瑾瑜統(tǒng)稿。在編寫過程中得到了校內(nèi)外同行的大力支持和關懷，本教材第2版主編武慶生老師十分關心本書的編寫和教學工作，并提出了許多寶貴意見，對以上同行和同事的關心、支持、指導和幫助表示衷心的感謝。
由于編者水平有限，書中難免有欠妥之處，敬請廣大讀者批評指正。
前言
第1章數(shù)字邏輯基礎
1.1概述
1.1.1數(shù)字邏輯研究的對象及方法
1.1.2數(shù)字電路的發(fā)展
1.1.3數(shù)字電路的分類
1.2數(shù)制及其轉(zhuǎn)換
1.2.1進位計數(shù)制
1.2.2數(shù)制轉(zhuǎn)換
1.3帶符號數(shù)的代碼表示
1.3.1原碼及其運算
1.3.2反碼及其運算
1.3.3補碼及其運算
1.3.4符號位擴展
1.4數(shù)的定點與浮點表示
1.5數(shù)碼和字符的編碼
1.5.1BCD編碼
1.5.2可靠性編碼
1.5.3字符編碼
1.6本章小結(jié)
1.7習題
第2章邏輯代數(shù)基礎
2.1邏輯代數(shù)的基本概念
2.1.1邏輯代數(shù)的定義
2.1.2邏輯代數(shù)的基本運算
2.1.3邏輯代數(shù)的復合運算
2.1.4邏輯函數(shù)的表示法和邏輯函數(shù)的關系
2.2邏輯代數(shù)的基本定律、規(guī)則和常用公式
2.2.1基本定律
2.2.2重要規(guī)則
2.3邏輯函數(shù)表達式的形式與變換
2.3.1邏輯函數(shù)表達式的基本形式
2.3.2邏輯函數(shù)表達式的標準形式
2.3.3邏輯函數(shù)表達式的轉(zhuǎn)換
2.4邏輯函數(shù)的化簡
2.4.1代數(shù)化簡法
2.4.2卡諾圖化簡法
2.4.3包含無關項的邏輯函數(shù)的化簡
2.4.4多輸出邏輯函數(shù)的化簡
2.5本章小結(jié)
2.6習題
第3章集成門電路
3.1概述
3.2正邏輯和負邏輯
3.3分立元件門電路
3.3.1與門
3.3.2或門
3.3.3非門
3.4TTL邏輯門電路
3.4.1TTL與非門
3.4.2TTL邏輯門的外特性
3.4.3集電極開路輸出門（OC門）
3.4.4三態(tài)輸出門（TS門）
3.5CMOS集成邏輯門電路
3.5.1CMOS反相器（非門）
3.5.2CMOS與非門
3.5.3CMOS或非門
3.5.4CMOS 三態(tài)門
3.5.5CMOS漏極開路輸出門（OD門）
3.5.6CMOS傳輸門
3.6TTL和CMOS之間的接口電路
3.6.1用TTL門驅(qū)動CMOS門
3.6.2用CMOS門驅(qū)動TTL門
3.7本章小結(jié)
3.8習題
第4章組合邏輯電路
4.1概述
4.2組合邏輯電路的分析
4.2.1組合電路的分析步驟
4.2.2組合電路的分析舉例
4.3組合邏輯電路的設計
4.3.1組合電路的設計步驟
4.3.2組合電路的設計舉例
4.4經(jīng)典邏輯運算電路
4.4.1半加器
4.4.2全加器
4.4.3全減器
4.5代碼轉(zhuǎn)化電路
4.5.1代碼轉(zhuǎn)化電路原理分析
4.5.2代碼轉(zhuǎn)化電路的應用
4.6數(shù)值比較電路
4.6.11位數(shù)值比較器
4.6.24位數(shù)值比較器
4.6.3集成比較器的應用
4.7編碼器和譯碼器
4.7.1編碼器電路原理分析
4.7.2編碼器的應用
4.7.3譯碼器電路原理分析
4.7.4譯碼器的應用
4.8數(shù)據(jù)選擇器和數(shù)據(jù)分配器
4.8.1數(shù)據(jù)選擇器原理分析
4.8.2數(shù)據(jù)選擇器的應用
4.8.3數(shù)據(jù)分配器原理分析
4.8.4數(shù)據(jù)分配器的應用
4.9競爭和冒險
4.9.1競爭和冒險現(xiàn)象
4.9.2險象的判定
4.9.3險象的消除和減弱
4.10組合邏輯電路設計的優(yōu)化問題
4.11本章小結(jié)
4.12習題
第5章觸發(fā)器
5.1概述
5.1.1觸發(fā)器的電路結(jié)構和特點
5.1.2觸發(fā)器的邏輯功能和分類
5.2RS觸發(fā)器
5.2.1用與非門構成的基本RS觸發(fā)器
5.2.2用或非門構成的基本RS觸發(fā)器
5.2.3鐘控觸發(fā)器（鎖存器）
5.2.4鐘控RS觸發(fā)器
5.2.5主從RS觸發(fā)器
5.3D觸發(fā)器
5.3.1鐘控(電平型)D觸發(fā)器
5.3.2邊沿(維持-阻塞)D觸發(fā)器
5.3.3集成D觸發(fā)器
5.4JK觸發(fā)器
5.4.1主從JK觸發(fā)器
5.4.2邊沿JK觸發(fā)器
5.4.3集成JK觸發(fā)器
5.5其他功能的觸發(fā)器
5.5.1T觸發(fā)器
5.5.2T′觸發(fā)器(翻轉(zhuǎn)觸發(fā)器)
5.6集成觸發(fā)器的參數(shù)
5.6.1觸發(fā)器的靜態(tài)參數(shù)
5.6.2觸發(fā)器的動態(tài)參數(shù)
5.7各類觸發(fā)器的相互轉(zhuǎn)換
5.7.1JK觸發(fā)器轉(zhuǎn)換為D、T、T′和RS觸發(fā)器
5.7.2D觸發(fā)器轉(zhuǎn)換為JK、T、T′和RS觸發(fā)器
5.8觸發(fā)器的應用
5.8.1消顫開關
5.8.2分頻和雙相時鐘的產(chǎn)生
5.8.3異步脈沖同步化
5.9本章小結(jié)
5.10習題
第6章同步時序邏輯電路
6.1概述
6.2時序邏輯電路的結(jié)構和類型
6.2.1時序邏輯電路的結(jié)構和特點
6.2.2時序邏輯電路的分類
6.3同步時序邏輯電路的分析
6.3.1時序邏輯電路的表示方法
6.3.2分析方法和步驟
6.3.3分析舉例
6.4同步時序邏輯電路的設計
6.4.1設計方法和步驟
6.4.2狀態(tài)圖和狀態(tài)表
6.4.3狀態(tài)化簡方法
6.4.4狀態(tài)分配及編碼
6.4.5同步時序電路設計舉例
6.5典型同步時序邏輯電路的設計
6.5.1計數(shù)器
6.5.2十進制計數(shù)器
6.5.3寄存器
6.5.4移位寄存器型計數(shù)器
6.6典型同步時序邏輯電路的應用
6.6.1集成計數(shù)器及其應用
6.6.2集成寄存器及其應用
6.7本章小結(jié)
6.8習題
第7章異步時序邏輯電路
7.1異步時序邏輯電路的分類及特點
7.2脈沖異步時序邏輯電路
7.2.1脈沖異步時序邏輯電路的分析
7.2.2脈沖異步時序邏輯電路的設計
7.3電平異步時序邏輯電路
7.3.1電平異步時序邏輯電路的分析
7.3.2電平異步時序邏輯電路中的競爭與險象
7.3.3電平異步時序邏輯電路的設計
7.4異步計數(shù)器的原理與應用
7.5本章小結(jié)
7.6習題
第8章硬件描述語言Verilog HDL
8.1Verilog HDL語言概述
8.2Verilog HDL基本語法
8.2.1標識符
8.2.2數(shù)值和常數(shù)
8.2.3數(shù)據(jù)類型
8.2.4Verilog HDL的基本結(jié)構
8.3Verilog HDL的操作符
8.3.1算術操作符
8.3.2關系操作符
8.3.3等價操作符
8.3.4位操作符
8.3.5邏輯操作符
8.3.6縮減操作符
8.3.7移位操作符
8.3.8條件操作符
8.3.9拼接和復制操作符
8.4基本邏輯門電路的Verilog HDL
8.4.1與門的Verilog HDL描述
8.4.2或門的Verilog HDL描述
8.4.3非門的Verilog HDL描述
8.4
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