本書根據(jù)FPGA/Verilog HDL技術(shù)的應(yīng)用現(xiàn)狀,結(jié)合作者多年的教學(xué)經(jīng)驗(yàn)總結(jié),以理論基礎(chǔ)聯(lián)系工程設(shè)計(jì)應(yīng)用,循序漸進(jìn)地對FPGA/Verilog HDL技術(shù)基礎(chǔ)、工程應(yīng)用案例進(jìn)行詳盡的介紹,使得讀者通過學(xué)習(xí),能夠從事相關(guān)技術(shù)的研發(fā)工作。
全書分為8章,主要介紹了FPGA技術(shù),Verilog HDL語法基礎(chǔ),Verilog HDL設(shè)計(jì)進(jìn)階,Quartus及Modelsim設(shè)計(jì)工具,FPGA系統(tǒng)設(shè)計(jì)實(shí)例,時(shí)序約束分析及實(shí)例講解,Quartus與Matlab協(xié)同設(shè)計(jì)舉例,SOPC系統(tǒng)設(shè)計(jì)及舉例。前半部分的基礎(chǔ)知識(shí)章節(jié)列舉了大量的例題,并且對易犯錯(cuò)的語句、語法進(jìn)行對比講解,后半部分的工程設(shè)計(jì)實(shí)例章節(jié)詳細(xì)說明了操作的每一個(gè)步驟,并且配有相應(yīng)的插圖,*后還對設(shè)計(jì)結(jié)果進(jìn)行了簡要分析。
本書可作為高等院校通信工程、自動(dòng)化控制工程、電子工程及其他相近專業(yè)本、專科生的教材,也可供相應(yīng)的工程技術(shù)人員和科研人員參考。
本書循序漸進(jìn)地對FPGA/Verilog HDL技術(shù)基礎(chǔ)和工程應(yīng)用案例進(jìn)行詳盡介紹,包括Verilog HDL語法、Quartus及Modelsim設(shè)計(jì)工具、FPGA系統(tǒng)設(shè)計(jì)實(shí)例、時(shí)序約束分析實(shí)例、Quartus與Matlab協(xié)同設(shè)計(jì)實(shí)例及SOPC系統(tǒng)設(shè)計(jì)實(shí)例幾方面內(nèi)容。本書包含豐富的例題和設(shè)計(jì)實(shí)例,并對設(shè)計(jì)結(jié)果進(jìn)行簡要分析,有助于讀者更好的理解。
目錄
第1章FPGA技術(shù)
1.1認(rèn)識(shí)FPGA
1.2學(xué)習(xí)FPGA的意義
1.3FPGA器件選型
1.4FPGA的開發(fā)方法及工具
1.5FPGA的三種應(yīng)用類型
1.6FPGA技術(shù)的發(fā)展趨勢
1.7FPGA與CPLD的特點(diǎn)比較
1.8FPGA的JTAG加載
1.9FPGA的邊界掃描測試
習(xí)題
第2章Verilog HDL語法基礎(chǔ)
2.1Verilog HDL簡介
2.2Verilog HDL基本模塊結(jié)構(gòu)
2.2.1Verilog HDL設(shè)計(jì)程序介紹
2.2.2模塊端口定義
2.2.3模塊內(nèi)容
2.3Verilog HDL語言要素
2.3.1常量
2.3.2變量
2.3.3標(biāo)識(shí)符
2.3.4關(guān)鍵詞
2.4運(yùn)算符及表達(dá)式
2.4.1基本的算術(shù)運(yùn)算符
2.4.2位運(yùn)算符
2.4.3邏輯運(yùn)算符
2.4.4關(guān)系運(yùn)算符
2.4.5等式運(yùn)算符
2.4.6移位運(yùn)算符
2.4.7位拼接運(yùn)算符
2.4.8縮減運(yùn)算符
2.5Verilog HDL基本語句
2.5.1賦值語句
2.5.2塊語句
2.5.3條件語句
2.5.4循環(huán)語句
2.6任務(wù)與函數(shù)
2.6.1系統(tǒng)任務(wù)
2.6.2函數(shù)
2.7預(yù)編譯指令
2.7.1宏定義指令`define
2.7.2文件包含指令`include
2.7.3時(shí)間尺度`timescale
2.7.4條件編譯指令`ifdef、`else、`endif
小結(jié)
習(xí)題
第3章Quartus Ⅱ及Modelsim設(shè)計(jì)工具的使用方法
3.1Quartus Ⅱ軟件使用方法
3.1.1FPGA的設(shè)計(jì)流程
3.1.2Quartus Ⅱ的設(shè)計(jì)流程
3.2Modelsim的調(diào)用及Testbench編寫
習(xí)題
第4章Verilog HDL設(shè)計(jì)進(jìn)階
4.1Verilog HDL組合電路設(shè)計(jì)
4.1.1Verilog HDL設(shè)計(jì)的不同描述方式
4.1.2選擇電路的設(shè)計(jì)
4.1.3基本組合邏輯電路設(shè)計(jì)實(shí)例
4.2Verilog HDL時(shí)序電路設(shè)計(jì)
4.2.1觸發(fā)器的描述方式
4.2.2計(jì)數(shù)器與分頻器的設(shè)計(jì)
4.2.3阻塞賦值與非阻塞賦值
4.3Verilog HDL有限狀態(tài)機(jī)設(shè)計(jì)
4.3.1Moore型狀態(tài)機(jī)和Mealy型狀態(tài)機(jī)的設(shè)計(jì)
4.3.2Verilog HDL有限狀態(tài)機(jī)的不同設(shè)計(jì)方法
小結(jié)
習(xí)題
第5章基于Verilog的FPGA系統(tǒng)設(shè)計(jì)實(shí)例
5.1LED花樣燈控制模塊的設(shè)計(jì)
5.2按鍵及防抖接口電路設(shè)計(jì)
5.3LCD1602液晶控制器設(shè)計(jì)
5.4A/D轉(zhuǎn)換控制器的設(shè)計(jì)
第6章時(shí)序約束分析及實(shí)例講解
6.1關(guān)于時(shí)序約束
6.2輸入最大最小延時(shí)
6.2.1最大輸入延時(shí)
6.2.2最小輸入延時(shí)
6.3輸出最大最小延時(shí)
6.3.1最大輸出延時(shí)
6.3.2最小輸出延時(shí)
6.4時(shí)序約束實(shí)例講解
6.4.1時(shí)鐘的時(shí)序約束
6.4.2I/O口的時(shí)序約束
習(xí)題
第7章Quartus與Matlab協(xié)同設(shè)計(jì)舉例
7.1正弦信號(hào)發(fā)生器設(shè)計(jì)
7.1.1設(shè)計(jì)方案
7.1.2設(shè)計(jì)步驟
7.1.3設(shè)計(jì)結(jié)果
7.2快速傅里葉變換設(shè)計(jì)
7.2.1快速傅里葉變換原理
7.2.2設(shè)計(jì)思路
7.2.3設(shè)計(jì)步驟
7.2.4設(shè)計(jì)結(jié)果
7.3CIC抽取濾波器設(shè)計(jì)
7.3.1CIC抽取濾波器設(shè)計(jì)原理
7.3.212倍抽取濾波器設(shè)計(jì)與仿真
7.3.3仿真結(jié)果分析
7.4CIC插值濾波器設(shè)計(jì)
7.4.1CIC插值濾波器原理及數(shù)據(jù)處理
7.4.212倍插值濾波器設(shè)計(jì)與仿真
7.4.3仿真結(jié)果分析
習(xí)題
第8章SOPC系統(tǒng)設(shè)計(jì)
8.1SOPC及其技術(shù)概述
8.2基于SOPC的系統(tǒng)設(shè)計(jì)舉例
8.2.1SOPC系統(tǒng)設(shè)計(jì)流程
8.2.2SOPC系統(tǒng)設(shè)計(jì)舉例
參考文獻(xiàn)