第1章 緒論
1.1 集成電路的發(fā)展簡史
1.2 集成電路產(chǎn)業(yè)鏈(行業(yè))概述
1.2.1 電子設(shè)計(jì)自動化行業(yè)
1.2.2 IP行業(yè)
1.2.3 集成電路設(shè)計(jì)服務(wù)行業(yè)
1.2.4 集成電路設(shè)計(jì)行業(yè)
1.2.5 集成電路晶圓制造行業(yè)
1.2.6 封裝測試行業(yè)
1.2.7 半導(dǎo)體設(shè)備與材料行業(yè)
1.2.8 集成電路分銷代理行業(yè)
1.3 VLSI設(shè)計(jì)流程
1.3.1 系統(tǒng)規(guī)范(System Specification)
1.3.2 架構(gòu)設(shè)計(jì)(Architecture Exploration)
1.3.3 邏輯功能設(shè)計(jì)與綜合(Logic Design and Syntheses)
1.3.4 電路設(shè)計(jì)、綜合與驗(yàn)證(Circuit Design，Syntheses and Verification)
1.3.5 物理設(shè)計(jì)(Physical Design)
1.3.6 物理驗(yàn)證(Physical Verification)
1.3.7 制造(Manufacture)
1.3.8 封裝和測試(Packaging and Testing)
1.4 VLSI設(shè)計(jì)模式
1.4.1 全定制設(shè)計(jì)
1.4.2 標(biāo)準(zhǔn)單元設(shè)計(jì)
1.4.3 宏單元
1.4.4 門陣列
1.4.5 現(xiàn)場可編程門陣列 (FPGA)
1.4.6 結(jié)構(gòu)化ASIC(無通道門陣列)
1.5 版圖層和設(shè)計(jì)規(guī)則
1.5.1 版圖層集成電路
1.5.2 設(shè)計(jì)規(guī)則
1.6 目前面臨的問題和發(fā)展方向
1.6.1 物理綜合技術(shù)
1.6.2 設(shè)計(jì)重用和片上系統(tǒng)
1.6.3 片上網(wǎng)絡(luò)
1.6.4 FPGA的動態(tài)可重構(gòu)和異構(gòu)計(jì)算
1.6.5 演化硬件電路和系統(tǒng)
參考文獻(xiàn)
習(xí)題
第2章 可編程邏輯器件及現(xiàn)場可編程門陣列
2.1 可編程邏輯器件的分類及現(xiàn)狀
2.2 半導(dǎo)體存儲器及其組合邏輯實(shí)現(xiàn)
2.2.1 存儲器件
2.2.2 基于存儲器ROM/RAM的組合邏輯及狀態(tài)機(jī)實(shí)現(xiàn)
2.3 可編程邏輯器件
2.3.1 可編程邏輯陣列
2.3.2 可編程陣列邏輯
2.3.3 復(fù)雜可編程邏輯器件
2.4 現(xiàn)場可編程門陣列
2.4.1 FPGA的典型結(jié)構(gòu)
2.4.2 基于SRAM的FPGA
2.4.3 基于反熔絲多路開關(guān)(MUX)的FPGA
2.4.4 Xilinx和Altera的系列FPGA
2.5 基于Verilog的FPGA設(shè)計(jì)流程
2.5.1 架構(gòu)設(shè)計(jì)
2.5.2 設(shè)計(jì)輸入
2.5.3 RTL設(shè)計(jì)
2.5.4 FPGA綜合
2.5.5 布局布線
2.5.6 仿真與驗(yàn)證
2.5.7 基于ModelSim的設(shè)計(jì)與仿真流程
2.5.8 基于IP的FPGA嵌入式系統(tǒng)設(shè)計(jì)
2.6 ASIC設(shè)計(jì)與FPGA設(shè)計(jì)之間的移植
2.6.1 可供選擇的設(shè)計(jì)方法
2.6.2 FPGA之間的轉(zhuǎn)換
2.6.3 FPGA到ASIC的轉(zhuǎn)換
2.6.4 ASIC到FPGA的轉(zhuǎn)換
2.7 FPGA的安全性設(shè)計(jì)
2.7.1 設(shè)備對FPGA日益增加的依賴
2.7.2 FPGA的安全設(shè)計(jì)及技術(shù)要點(diǎn)
參考文獻(xiàn)
習(xí)題
第3章 數(shù)字集成電路系統(tǒng)設(shè)計(jì)工程
3.1 數(shù)字集成電路設(shè)計(jì)的基本流程
3.2 需求分析和設(shè)計(jì)規(guī)格書
3.3 算法和架構(gòu)設(shè)計(jì)
3.3.1 算法設(shè)計(jì)
3.3.2 架構(gòu)設(shè)計(jì)
3.4 模塊設(shè)計(jì)、RTL設(shè)計(jì)和可測性設(shè)計(jì)
3.4.1 模塊設(shè)計(jì)
3.4.2 RTL設(shè)計(jì)
3.4.3 可測性設(shè)計(jì)
3.5 綜合
3.6 時(shí)序驗(yàn)證
3.6.1 動態(tài)時(shí)序仿真和靜態(tài)時(shí)序分析
3.6.2 時(shí)序收斂
3.7 原型驗(yàn)證
3.8 后端設(shè)計(jì)
3.9 CMOS工藝選擇
3.10 封裝
3.11 生產(chǎn)測試
3.12 集成電路產(chǎn)業(yè)的變革及對設(shè)計(jì)方法的影響
參考文獻(xiàn)
習(xí)題
第4章 Verilog HDL基礎(chǔ)
4.1 Verilog HDL的基本結(jié)構(gòu)及描述方式
4.1.1 模塊的結(jié)構(gòu)
4.1.2 Verilog中的標(biāo)識符
4.1.3 Verilog中的端口和內(nèi)部變量的定義
4.1.4 結(jié)構(gòu)定義語句
4.1.5 注釋語句
4.1.6 Verilog原語(Primitives)
4.2 Verilog中的常量、變量和數(shù)據(jù)類型
4.2.1 數(shù)字聲明
4.2.2 常量、變量和運(yùn)算表達(dá)式
4.3 賦值語句
4.3.1 連續(xù)賦值語句
4.3.2 過程賦值語句
4.3.3 塊語句
4.4 電路功能描述方式
4.4.1 數(shù)據(jù)流描述方式
4.4.2 行為描述方式
4.4.3 結(jié)構(gòu)描述方式
4.4.4 混合描述方式
4.5 門電路的傳輸延遲
4.5.1 慣性延遲
4.5.2 傳輸延遲
4.5.3 模塊路徑延遲
4.5.4 延遲建模的表達(dá)式
4.6 數(shù)字邏輯驗(yàn)證和仿真
4.6.1 數(shù)字邏輯驗(yàn)證的4個階段
4.6.2 邏輯仿真
4.7 測試平臺testbench及仿真設(shè)計(jì)
4.7.1 testbench的概念及結(jié)構(gòu)
4.7.2 testbench的編寫
參考文獻(xiàn)
習(xí)題
第5章 數(shù)字邏輯電路的Verilog RTL建模和設(shè)計(jì)
5.1 數(shù)字系統(tǒng)的數(shù)據(jù)通路和控制器
5.1.1 數(shù)據(jù)通路
5.1.2 控制部分
5.2 Verilog的寄存器傳輸級(RTL)設(shè)計(jì)流程
5.2.1 寄存器傳輸級概念和模型
5.2.2 寄存器傳輸級的基本特點(diǎn)
5.2.3 寄存器傳輸級的設(shè)計(jì)步驟
5.2.4 寄存器傳輸級設(shè)計(jì)與行為級設(shè)計(jì)的區(qū)別
5.3 基本組合電路設(shè)計(jì)
5.3.1 多路選擇器
5.3.2 譯碼器
5.3.3 行波進(jìn)位加法器和超前進(jìn)位全加器
5.4 基本時(shí)序電路設(shè)計(jì)
5.4.1 存儲元件的基本特點(diǎn)
5.4.2 鎖存器
5.4.3 D觸發(fā)器
5.4.4 計(jì)數(shù)器
5.5 有限狀態(tài)機(jī)設(shè)計(jì)
5.5.1 有限狀態(tài)機(jī)的基本概念
5.5.2 狀態(tài)機(jī)的描述和基本語法
5.5.3 狀態(tài)機(jī)設(shè)計(jì)流程和設(shè)計(jì)準(zhǔn)則
5.5.4 狀態(tài)機(jī)的描述風(fēng)格
5.5.5 狀態(tài)機(jī)設(shè)計(jì)的建模技巧
參考文獻(xiàn)
習(xí)題
第6章 數(shù)字信號處理器的算法、架構(gòu)及實(shí)現(xiàn)
6.1 數(shù)字信號處理的算法分析與實(shí)現(xiàn)
6.1.1 算法分解的基礎(chǔ)理論
6.1.2 基本算法分析
6.2 信號處理器的基本運(yùn)算模型及實(shí)現(xiàn)
6.2.1 加法器、乘法器和延遲單元
6.2.2 積分器和微分器
6.2.3 抽樣和插值濾波器
6.3 數(shù)字濾波器的工作原理及實(shí)現(xiàn)結(jié)構(gòu)
6.3.1 數(shù)字濾波器的特點(diǎn)
6.3.2 FIR數(shù)字濾波器的工作原理
6.3.3 FIR濾波器技術(shù)參數(shù)及設(shè)計(jì)步驟
6.3.4 FIR濾波器的設(shè)計(jì)方案
6.3.5 FIR濾波器的一般實(shí)現(xiàn)結(jié)構(gòu)
6.3.6 FIR濾波器的抽頭系數(shù)編碼
6.4 FIR數(shù)字濾波器的Verilog描述及實(shí)現(xiàn)
6.4.1 數(shù)字信號處理系統(tǒng)的設(shè)計(jì)流程
6.4.2 FIR濾波器的Verilog設(shè)計(jì)舉例
6.4.3 數(shù)字相關(guān)器的Verilog設(shè)計(jì)舉例
6.5 數(shù)字信號處理器的有限字長 效應(yīng)
6.5.1 數(shù)字信號處理器的主要誤差源
6.5.2 有限字長的影響
6.5.3 減緩舍入誤差的措施
參考文獻(xiàn)
習(xí)題
第7章 可測性設(shè)計(jì)
7.1 測試和可測性設(shè)計(jì)的基本概念
7.1.1 故障測試基本概念和過程
7.1.2 自動測試設(shè)備
7.2 故障建模及ATPG原理
7.2.1 故障建模的基本概念
7.2.2 數(shù)字邏輯單元中的常見故障模型
7.2.3 存儲器的故障模型
7.2.4 故障測試覆蓋率和成品率
7.2.5 ATPG的工作原理
7.2.6 ATPG的設(shè)計(jì)流程和工具
7.3 可測性設(shè)計(jì)
7.3.1 電路的可測性
7.3.2 常用的可測性設(shè)計(jì)方案
7.3.3 可測性設(shè)計(jì)的優(yōu)勢和不足
7.4 掃描測試
7.4.1 掃描測試原理
7.4.2 掃描測試的可測性設(shè)計(jì)
7.5 內(nèi)建自測試
7.5.1 內(nèi)建自測試的基本概念
7.5.2 存儲器的內(nèi)建自測試
7.6 邊界掃描法
7.6.1 邊界掃描法的基本結(jié)構(gòu)
7.6.2 JTAG和IEEE 1149.1標(biāo)準(zhǔn)
7.6.3 邊界掃描設(shè)計(jì)流程
參考文獻(xiàn)
習(xí)題
第8章 物理設(shè)計(jì)
8.1 數(shù)字集成電路的后端設(shè)計(jì)
8.1.1 數(shù)字集成電路的前端設(shè)計(jì)和后端設(shè)計(jì)
8.1.2 數(shù)字集成電路的前端設(shè)計(jì)
8.1.3 數(shù)字集成電路的后端設(shè)計(jì)
8.2 半導(dǎo)體制造工藝簡介
8.2.1 單晶硅和多晶硅
8.2.2 氧化工藝
8.2.3 摻雜工藝
8.2.4 掩模的制版工藝
8.2.5 光刻工藝
8.2.6 金屬化工藝
8.3 版圖設(shè)計(jì)規(guī)則
8.3.1 版圖設(shè)計(jì)規(guī)則
8.3.2 版圖設(shè)計(jì)規(guī)則的幾何約束
8.4 版圖設(shè)計(jì)
8.4.1 布局規(guī)劃
8.4.2 布線
8.4.3 寄生參數(shù)提取
8.5 版圖后驗(yàn)證
8.5.1 設(shè)計(jì)規(guī)則檢查(DRC)
8.5.2 版圖與原理圖的一致性檢查
8.5.3 版圖后時(shí)序分析(后仿真)
8.5.4 ECO技術(shù)
8.5.5 噪聲、VDD壓降和電遷移分析
8.5.6 功耗分析
8.6 數(shù)據(jù)交換及檢查
8.6.1 數(shù)據(jù)交換
8.6.2 檢查內(nèi)容及方法
8.7 封裝
8.7.1 封裝的基本功能
8.7.2 常見的封裝類型
8.7.3 系統(tǒng)級封裝技術(shù)
參考文獻(xiàn)
習(xí)題
第9章 仿真驗(yàn)證和時(shí)序分析
9.1 仿真類型
9.2 綜合后的時(shí)序仿真與驗(yàn)證
9.2.1 動態(tài)時(shí)序分析
9.2.2 靜態(tài)時(shí)序分析
9.2.3 影響時(shí)序的因素
9.3 時(shí)序規(guī)范和用于時(shí)序驗(yàn)證的Verilog系統(tǒng)任務(wù)
9.3.1 時(shí)序規(guī)范
9.3.2 時(shí)序檢查驗(yàn)證
9.4 延遲反標(biāo)注
9.4.1 Verilog中的sdf
9.4.2 在ASIC設(shè)計(jì)流程中使用sdf
9.5 ASIC中時(shí)序違約的消除
9.5.1 消除時(shí)序違約的可選方案
9.5.2 利用緩沖器插入技術(shù)減少信號延遲
參考文獻(xiàn)
習(xí)題
第10章 低功耗設(shè)計(jì)
10.1 低功耗設(shè)計(jì)的意義
10.1.1 功耗問題的嚴(yán)重性
10.1.2 低功耗設(shè)計(jì)的意義
10.2 低功耗設(shè)計(jì)技術(shù)的發(fā)展趨勢
10.2.1 降低動態(tài)功耗技術(shù)趨勢
10.2.2 降低靜態(tài)功耗技術(shù)趨勢
10.2.3 低功耗體系結(jié)構(gòu)設(shè)計(jì)的趨勢
10.3 在各設(shè)計(jì)抽象層次降低功耗
10.3.1 降低動態(tài)功耗技術(shù)
10.3.2 降低靜態(tài)功耗技術(shù)
10.4 系統(tǒng)級低功耗技術(shù)
10.4.1 硬件／軟件劃分
10.4.2 低功耗軟件和處理器
10.5 寄存器傳輸級的低功耗設(shè)計(jì)
10.5.1 并行處理和流水線
10.5.2 幾種常見的RTL設(shè)計(jì)描述方法
10.6 未來超低功耗設(shè)計(jì)的展望
10.6.1 亞閾區(qū)電路
10.6.2 容錯設(shè)計(jì)
10.6.3 全局異步和局部同步設(shè)計(jì)
10.6.4 柵感應(yīng)泄漏抑制方法
參考文獻(xiàn)
習(xí)題