本書以一個目前集成電路行業(yè)內(nèi)比較熱門的典型數(shù)�；旌想娐贰娙菔接|摸按鍵檢測電路（項目編號D503）為例，首先介紹基于ChipLogic設(shè)計系統(tǒng)的邏輯提取的詳細過程和其中的經(jīng)驗分享；接著具體介紹D503項目的版圖設(shè)計方法、流程等，包括數(shù)字單元和模擬器件、數(shù)字和模擬模塊的版圖設(shè)計經(jīng)驗；最后基于Cadence設(shè)計系統(tǒng)對完成設(shè)計后的版圖數(shù)據(jù)進行DRC和LVS的詳細驗證，從而完成該項目的完整版圖設(shè)計過程。
全書以項目設(shè)計為導(dǎo)向，從項目設(shè)計的流程、項目設(shè)計完整的文檔管理等方面突出完成這些項目設(shè)計的過程中遇到的技術(shù)問題、解決辦法，以及如何避免問題等實用性內(nèi)容，與廣大將要從事集成電路設(shè)計的學(xué)生和正在從事設(shè)計的工程師一起分享非常寶貴的項目版圖設(shè)計經(jīng)驗。
項目驅(qū)動,聯(lián)系實際.詳細系統(tǒng)的邏輯提取過程和其中的經(jīng)驗分享.
1993年加入中國華晶電子集團公司中央研究所,1997年起就職于中國華晶電子集團公司MOS總廠設(shè)計所，2000年起任無錫華晶矽科微電有限公司集成電路設(shè)計經(jīng)理；2002年1月起任江蘇省超大規(guī)模集成電路設(shè)計工程技術(shù)研究中心技術(shù)總監(jiān)、南通大學(xué)兼職教授；；2004年起任江南大學(xué)碩士生導(dǎo)師；2007年起任江蘇省科技咨詢專家；2011年起任無錫杰電科技有限公司、無錫芯源微電子有限公司高級技術(shù)顧問，2012年起任無錫派盟集成電路科技有限公司總經(jīng)理，2013年4月起就職于江蘇信息職業(yè)技術(shù)學(xué)院電子信息工程系。
第1章 D503項目的設(shè)計準備
1.1 ChipLogic系列軟件總體介紹
1.1.1 集成電路分析再設(shè)計流程
1.1.2 軟件組成
1.1.3 數(shù)據(jù)交互
1.2 硬件環(huán)境設(shè)置
1.2.1 硬件配置要求
1.2.2 硬件構(gòu)架方案
1.3 軟件環(huán)境設(shè)置
1.3.1 操作系統(tǒng)配置要求
1.3.2 軟件安裝/卸載
1.3.3 軟件授權(quán)配置
1.3.4 服務(wù)器前臺運行和后臺運行
1.3.5 將服務(wù)器注冊為后臺服務(wù)
1.3.6 服務(wù)器管理 第1章 D503項目的設(shè)計準備
1.1 ChipLogic系列軟件總體介紹
1.1.1 集成電路分析再設(shè)計流程
1.1.2 軟件組成
1.1.3 數(shù)據(jù)交互
1.2 硬件環(huán)境設(shè)置
1.2.1 硬件配置要求
1.2.2 硬件構(gòu)架方案
1.3 軟件環(huán)境設(shè)置
1.3.1 操作系統(tǒng)配置要求
1.3.2 軟件安裝/卸載
1.3.3 軟件授權(quán)配置
1.3.4 服務(wù)器前臺運行和后臺運行
1.3.5 將服務(wù)器注冊為后臺服務(wù)
1.3.6 服務(wù)器管理
1.4 將D503芯片數(shù)據(jù)加載到服務(wù)器
1.4.1 芯片圖像數(shù)據(jù)和工程數(shù)據(jù)
1.4.2 加載芯片數(shù)據(jù)的步驟
1.4.3 D503項目的軟、硬件使用環(huán)境
練習題1
第2章 集成電路邏輯提取基礎(chǔ)
2.1 邏輯提取流程和D503項目簡介
2.2 邏輯提取準備工作
2.2.1 運行數(shù)據(jù)服務(wù)器
2.2.2 運行邏輯提取軟件ChipAnalyzer
2.3 劃分工作區(qū)
2.3.1 工作區(qū)的兩種概念
2.3.2 D503項目工作區(qū)創(chuàng)建及設(shè)置
2.3.3 工作區(qū)的其他操作
2.4 以D503項目為例的邏輯提取工具主界面
2.4.1 工程面板
2.4.2 工程窗口
2.4.3 多層圖像面板
2.4.4 輸出窗口
2.4.5 軟件主界面的其他部分
練習題2
第3章 D503項目的邏輯提取
3.1 D503項目的單元提取
3.1.1 數(shù)字單元的提取
3.1.2 觸發(fā)器的提取流程
3.1.3 模擬器件的提取
3.2 D503項目的線網(wǎng)提取
3.2.1 線網(wǎng)提取的兩種方法
3.2.2 線網(wǎng)提取的各種操作
3.2.3 線網(wǎng)提取具體步驟
3.2.4 D503項目線網(wǎng)提取結(jié)果以及電源/地短路檢查修改方法
3.3 D503項目的單元引腳和線網(wǎng)的連接
3.3.1 單元引腳和線網(wǎng)連接的基本操作
3.3.2 單元引腳和線網(wǎng)連接其他操作
3.3.3 D503項目單元引腳和線網(wǎng)連接中遇到的問題
3.3.4 芯片外部端口的添加操作
3.4 D503項目的電學(xué)設(shè)計規(guī)則檢查及網(wǎng)表對照
3.4.1 ERC檢查的執(zhí)行
3.4.2 ERC檢查的類型
3.4.3 ERC檢查的經(jīng)驗分享
3.4.4 D503項目的ERC錯誤舉例及修改提示
3.4.5 兩遍網(wǎng)表提取及網(wǎng)表對照（SVS）
3.5 提圖單元的邏輯圖準備
3.5.1 邏輯圖輸入工具啟動
3.5.2 一個傳輸門邏輯圖及符號的輸入流程
3.5.3 D503項目的單元邏輯圖準備
3.6 D503項目的數(shù)據(jù)導(dǎo)入/導(dǎo)出
3.6.1 數(shù)據(jù)導(dǎo)入/導(dǎo)出基本內(nèi)容
3.6.2 提圖數(shù)據(jù)與Cadence之間的交互
練習題3
第4章 集成電路版圖設(shè)計基礎(chǔ)
4.1 版圖設(shè)計流程
4.2 版圖設(shè)計工具使用基礎(chǔ)
4.2.1 版圖設(shè)計工具啟動
4.2.2 D503項目版圖設(shè)計工具主界面
4.2.3 版圖設(shè)計工具基本操作
4.3 確定版圖縮放倍率
4.3.1 標尺單位的概念
4.3.2 在軟件內(nèi)設(shè)置標尺單位
4.3.3 D503項目標尺單位與版圖修改
4.4 工作區(qū)管理
4.4.1 創(chuàng)建工作區(qū)
4.4.2 工作區(qū)參數(shù)設(shè)置
4.4.3 復(fù)制工作區(qū)
4.4.4 D503項目工作區(qū)轉(zhuǎn)換
4.5 版圖層次的設(shè)置
4.5.1 版圖層的命名規(guī)則
4.5.2 D503項目版圖層次定義的方法
練習題4
第5章 D503項目的版圖設(shè)計
5.1 數(shù)字單元和數(shù)字模塊的版圖設(shè)計
5.1.1 版圖元素的輸入
5.1.2 版圖編輯功能
5.1.3 版圖單元的設(shè)計
5.1.4 D503項目的數(shù)字單元版圖設(shè)計
5.1.5 D503項目數(shù)字模塊總體版圖
5.2 模擬器件和模擬模塊的版圖設(shè)計
5.2.1 模擬器件的版圖設(shè)計
5.2.2 模擬模塊的版圖設(shè)計經(jīng)驗
5.2.3 D503項目模擬模塊的版圖
5.3 D503項目的總體版圖
5.4 版圖數(shù)據(jù)轉(zhuǎn)換
5.4.1 導(dǎo)入和導(dǎo)出的數(shù)據(jù)類型
5.4.2 腳本文件的導(dǎo)入和導(dǎo)出
5.4.3 版圖層定義文件的導(dǎo)入/導(dǎo)出
5.4.4 GDSII數(shù)據(jù)的導(dǎo)入/導(dǎo)出
5.4.5 從Layeditor中導(dǎo)出D503項目版圖數(shù)據(jù)后讀入Cadence
5.5 D503項目版圖的優(yōu)化
5.5.1 特殊器件參數(shù)方面的修改
5.5.2 滿足工藝要求的修改
5.5.3 帶熔絲調(diào)節(jié)的振蕩器的設(shè)計
練習題5
第6章 D503項目的版圖驗證
6.1 Dracula及版圖驗證基礎(chǔ)
6.1.1 Dracula工具
6.1.2 版圖驗證過程簡介
6.2 D503項目的DRC驗證
6.2.1 DRC基礎(chǔ)知識及驗證準備工作
6.2.2 D503項目的單元區(qū)的DRC驗證
6.2.3 D503項目的總體DRC驗證
6.3 D503項目的LVS驗證
6.3.1 LVS基礎(chǔ)知識及驗證流程
6.3.2 一個單元的LVS運行過程
6.3.3 多個單元同時做LVS的方法和流程
6.3.4 D503項目的總體LVS驗證
6.4 D503項目DRC和LVS經(jīng)驗總結(jié)
6.5 采用Dracula進行兩遍邏輯的對照
6.6 D503項目的文檔目錄及管理
練習題6
附錄A ChipLogic邏輯提取快捷鍵
附錄B ChipLogic版圖設(shè)計快捷鍵
附錄C Cadence電路圖輸入快捷鍵
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